PROJETO DE UM RETIFICADOR DE CORRENTE REVERSÍVEL COM ALTO FATOR DE POTÊNCIA E CONTROLE DIGITAL IMPLEMENTADO EM DSP

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1 UNIVERSIDADE DO ESTADO DO ESTADO DE SANTA CATARINA UDESC CENTRO DE CIÊNCIAS TECNOLÓGICAS CCT DEPARTAMENTO DE ENGENHARIA ELÉTRICA DEE PÓS-GRADUAÇÃO EM AUTOMAÇÃO INDUSTRIAL PGAI Frmaçã: Mestrad em Autmaçã Industrial DISSERTAÇÃO DE MESTRADO OBTIDA POR Juli Cesar Raycik PROJETO DE UM RETIFICADOR DE CORRENTE REVERSÍVEL COM ALTO FATOR DE POTÊNCIA E CONTROLE DIGITAL IMPLEMENTADO EM DSP Apresentad em 8/0/005 perante a Banca Examinadra: Prf. Dr. Marcell Mezarba Orientadr CCT/UDESC Prf. Dr. Samir Ahmad Mussa UNIJUI Prf. Dr. Antôni Hernald de Susa Orientadr CCT/UDESC Prf. Dr. Alcind d Prad Jr. CCT/UDESC

2 UNIVERSIDADE DO ESTADO DO ESTADO DE SANTA CATARINA UDESC CENTRO DE CIÊNCIAS TECNOLÓGICAS CCT DEPARTAMENTO DE ENGENHARIA ELÉTRICA DEE PÓS-GRADUAÇÃO EM AUTOMAÇÃO INDUSTRIAL PGAI DISSERTAÇÃO DE MESTRADO Mestrand: Juli Cesar Raycik, Eng. Orientadr: Marcell Mezarba, Dr. Eng. PROJETO DE UM RETIFICADOR DE CORRENTE REVERSÍVEL COM ALTO FATOR DE POTÊNCIA E CONTROLE DIGITAL IMPLEMENTADO EM DSP Dissertaçã submetida à Universidade d Estad de Santa Catarina cm parte ds requisits para a btençã d grau de Mestre em Autmaçã Industrial. Jinville 005

3 iii FICHA CATALOGRÁFICA NOME: RAYCIK, Juli Cesar DATA DA DEFESA: 8/0/005 LOCAL: Jinville, CCT/UDESC NÍVEL: Mestrad Númer de Ordem:8 -CCT/UDESC FORMAÇÃO: Autmaçã Industrial ÁREA DE CONCENTRAÇÃO: Cntrle e Eletrônica de Ptência TÍTULO: Prjet de um Retificadr de Crrente Reversível cm Alt Fatr de Ptência e Cntrle Digital Implementad em DSP. PALAVRAS-CHAVES: Cntrladr DSP, Cnversr, Pnte Cmpleta, Retificadr, Cntrle Digital, Eletrônica de Ptência. NÚMERO DE PÁGINAS: xxiii,34 p. CENTRO/UNIVERSIDADE: Centr de Ciências Tecnlógicas da UDESC. PROGRAMA: Pós-Graduaçã em Autmaçã Industrial PGAI CADASTRO CAPES: ORIENTADOR: Dr. Marcell Mezarba PRESIDENTE DA BANCA: Dr. Marcell Mezarba MEMBROS DA BANCA: Dr. Samir Ahmad Mussa Dr. Antôni Hernald de Susa Dr. Alcind d Prad Jr.

4 iv DEDICATÓRIA À minha amada Catarina e as meus pais, Narciz e Mercedes.

5 v AGRADECIMENTOS A Deus, pelas prtunidades e bênçãs derramadas em minha vida. A Prfessr Marcell Mezarba pela rientaçã e admirável sabedria, pela enrme mtivaçã, pela ajuda incmparável, pela amizade e pel privilegi de seus ensinaments neste um an e mei de trabalh. A Banca Examinadra pelas cntribuições e crreções. A Prfessr Alessandr Batschauer também pela ajuda e ensinaments valiss e pela transmissã de seus cnheciments na área da Eletrônica de Ptência. A grande amig, Mestrand Valmr Adami Jr. pels grandes cnheciments de prgramaçã e pela ajuda incansável e pr estar sempre a meu lad. As membrs da banca examinadra pelas revisões, crreções e sugestões. A clega Eng. Fabian Cards pela ajuda e cmpanheirism. A Engenheir Rbert Andrisch pels esclareciments e auxílis. As brilhantes Prfessres d Prgrama de Mestrad da Universidade d Estad de Santa Catarina-Jinville, em especial as Prfessres Alcind Prad Junir e Antôni Hernald de Susa, pela infindável carga de cnheciment. As demais estimáveis clegas d mestrad e graduaçã que me ajudaram nesta caminhada. A Seu Ernest Warnecke e Dna Denise Aidar Warnecke pela ajuda e api. A Catarina pela paciência, api e amr. A Ciência pela inspiraçã, rientaçã e esclareciment.

6 vi Resum da Dissertaçã apresentad à UDESC cm parte ds requisits necessáris para btençã d grau de Mestre em Autmaçã Industrial. PROJETO DE UM RETIFICADOR DE CORRENTE REVERSÍVEL COM ALTO FATOR DE POTÊNCIA E CONTROLE DIGITAL IMPLEMENTADO EM DSP Juli Cesar Raycik Fevereir de 005 Orientadr: Marcell Mezarba, Dr. Área de Cncentraçã: Eletrônica de Ptência. Palavras-chaves: Cntrladr DSP, Cnversr, Pnte Cmpleta, Retificadr, Cntrle Digital, Eletrônica de Ptência. Númer de Páginas: xxiii, 34 RESUMO O principal bjetiv deste trabalh é prjet e a mntagem de um retificadr de crrente reversível cm alt fatr de ptência, através d cntrle de crrente utilizand métd ds valres instantânes. O cntrle será feit através de um Prcessadr Digital de Sinais (DSP). Apesar de váris estuds já terem sid realizads nesta área, este camp é recente entre s pesquisadres da UDESC, pr iss a cntribuiçã deste trabalh está n dmíni da tecnlgia d cntrle digital para empreg em trabalhs futurs. É realizad neste estud qualitativ e quantitativ d cnversr, nde é apresentada a estrutura d cnversr, princípi de funcinament ns diverss quadrantes de peraçã e a definiçã das principais equações que regem a dinâmica d cnversr. O trabalh também apresenta prjet d circuit de ptência e d cmpensadr digital. Pr fim traz s resultads btids através de simulações, estud d prcessadr digital de sinais e a estrutura mntada para s testes prátics das leis de cntrles, além ds resultads prátics btids.

7 vii Abstract f Dissertatin presented t UDESC as a partial fulfillment f requirements fr the degree f Master in Industrial Autmatin. DESIGN OF ONE CURRENTE REVESIBLE RETIFIER WITH HIGH POWER FACTOR AND DIGITAL CONTROL IMPLEMENTED IN DSP Juli Cesar Raycik 005, February Advisr: Marcell Mezarba, Dr. Área f Cncentratin: Pwer Eletrnics. Palavras-chaves: DSP Cntrler, Current Retifier, Full Brigdh, Retifier, Digital Cntrl, Pwer Electrnic. Number f Pages: xxiii, 34 ABSTRACT The target f this wrk is the design and assembly f a reversible current rectifier with high pwer factr, by current cntrl using the instantaneus values. The cntrl is made by ne Digital Signal Prcessr (DSP). Thugh many studies already have been made in this area, this field is recently between the UDESC s research, S, this wrk s cntributins is in the technlgy upper hand f digital cntrl t use in futures research. A qualitative and quantities study is made, where is shwed the cnverter structure, the wrking principles in the almst wrking site and the main equatin definitin that are used in this cnverter. This wrk shw t the pwer circuits and digital cntrl design. And in the end shw the results get by simulatin, the digital prcessr study and results get thugh the assembled structure fr practical tests f cntrl lws implement in labratry.

8 viii ÍNDICE FICHA CATALOGRÁFICA... III DEDICATÓRIA... IV AGRADECIMENTOS...V RESUMO... VI ABSTRACT...VII CAPITULO ESTUDO QUALITATIVO DO CONVERSOR.... A Estrutura d Cnversr.... Princípis de Funcinament....3 Etapas de Funcinament cm Retificadr Funcinament n º Quadrante Funcinament n 3º Quadrante Cnclusões... CAPITULO ANALISE QUANTITATIVA DO CONVERSOR...3. Análise Quantitativa...3. Definiçã das Principais Equações Esfrçs ns Cmpnentes Equações para Esfrçs das Chaves Equações para Esfrçs d Did Equações para Cálcul d Capacitr Equações para Calcul d Indutr Definiçã das Equações para Cálcul Térmic...8

9 ix.5 Cálcul Térmic Cnclusões...3 CAPITULO 3 3 PROJETO DO CIRCUITO DE POTÊNCIA Definiçã ds Parâmetrs para Prjet Cálculs das Crrentes Cálcul d Indutr Cálcul da indutância: Cálcul d indutr: Cálcul d Capacitr de Saída Esfrçs ns Transistres Esfrçs ds Dids Cálcul Térmic Perdas pr Cnduçã n Transistr Perdas na Entrada n Transistr Perdas n Blquei Transistr Perda Ttal para Transistr Perdas pr Cnduçã n Did Perdas pr Entrada em cmutaçã n Did Perdas Ttais n Did Perdas n Transistr e Dids Cálcul Térmic Cálcul da temperatura de cápsula para TRANSISTOR Cálcul da temperatura de cápsula para DIODO Cálcul da Temperatura d Dissipadr Especificaçã da Resistência Dissipadra Ambiente Máxima (R da(th) ) Esclha d Dissipadr Cnclusões...4 CAPITULO 4

10 x 4 PROJETO DO SISTEMA DE COMANDO E CONTROLE Intrduçã Visã Geral d Diagrama de Cntrle Malha de crrente Malha de Tensã Diagrama de Blcs de Cntrle Usand DSP Funções de Transferência d Retificadr Funçã de Transferência para Cntrle de Crrente Funçã de Transferência para Cntrle de Tensã Funçã de Transferência d filtr anti-aliasing Funçã de Transferência d Mduladr PWM Funçã de Transferência d Cnversr A/D Funçã de Transferência d Sensr de Crrente Metdlgia de prjet para cntrladres digitais Transfrmações Bilineares Transfrmada z e w Distrções resultantes da digitalizaçã Prcediment de Prjet ds Cmpensadres Digitais Prjet d Cmpensadr de Crrente Funçã de Transferência n Plan s Funçã de Transferência n Plan z Funçã de Transferência n Plan w Funçã de Transferência de Malha Aberta (FTMAi) Análise da respsta em freqüência da FTMAi Prjet d Cmpensadr de Crrente Analise da Influência d Cmpensadr Transfrmada Inversa d Cmpensadr Equações de Diferenças para Cmpensadr de Crrente Prjet d Cntrladr de Tensã...75

11 xi 4.. Funçã de Transferência n Plan s Funçã de Transferência n Plan z Funçã de Transferência n Plan w Funçã de Transferência n Plan de Malha Aberta (FTMAv) Ganh d Sensr de Crrente Análise da respsta em freqüência da FTMAv Prjet d Cmpensadr de Tensã Analise da Influência d Cmpensadr Transfrmada Inversa d Cmpensadr Equações de Diferenças para Cmpensadr de Crrente Cnclusões...85 CAPITULO 5 5 SIMULAÇÃO NÚMERICA Intrduçã Ferramenta para Simulaçã Funcinament cm Retificadr Regeneraçã Cnclusões...94 CAPITULO 6 6 PROCESSADOR DIGITAL DE SINAIS - DSP Intrduçã A Arquitetura d Prcessadr TMS30LF4xx Cnversr Analógic para Digital de 0 Bits (ADC) Event Manager Interrupçã Representaçã Numérica em DSP Prcessadres de Pnt Flutuante...06

12 xii 6.7. Prcessadres de Pnt Fix Implementaçã d Prgrama Cnclusões...09 CAPITULO 7 7 RESULTADOS EXPERIMENTAIS Intrduçã Estrutura de Ptência Placa de Cndicinament de Sinais Placa de Cmand Placa de Cntrle Prtótip Final Resultads Experimentais Tensã e Crrente Drenada pela Rede Tensã e Crrente Drenada pela Rede Tensã e Crrente na Carga Tensã na Carga e Crrente Drenada pela Rede Ensai de Mudança de Carga Regeneraçã de Energia Cnclusões... 8 CONCLUSÕES GERAIS BIBLIOGRAFIA ANEXO I Prgrama d DSP...6 ANEXO II Layut da Placas...3. Placa de Aquisiçã...3. Placa ds Drives de Cmand Placa de Mãe para Drives de Cmand...3 ANEXO II Listas de Cmpnentes...33

13 xiii ÍNDICE DE FIGURAS CAPÍTULO Figura - Cnversr reversível de crrente mnfásic.... Figura - Cnversr reversível de crrente mnfásic.... Figura -3 Estrutura representativa de um fnte de crrente... Figura -4 Referência adtada para tensã e crrente psitivas...3 Figura -5 Representaçã ds quadrantes de peraçã... 3 Figura -6 Cmprtament das frmas de nda para Retificadr e Inversr... 4 Figura -7 ª etapa de peraçã para º quadrante Figura -8 ª etapa de peraçã para º quadrante Figura -9 Tensã nas chaves e crrente e tensã n indutr de entrada (º quadrante)... 8 Figura -0 ª etapa de peraçã para 3º quadrante Figura - ª etapa de peraçã para 3º quadrante Figura - Tensã nas chaves e crrente e tensã n indutr de entrada (3º quadrante)... CAPÍTULO Figura - Prcess de geraçã de sinal PWM Figura - Variaçã da razã cíclica em funçã de ωt... 6 Figura -3 Variaçã da Tensã entre s pnts a e b em funçã da razã cíclica Figura -4 Etapas d funcinament para um períd de chaveament n º quadrante.... Figura -5 Períd de chaveament para º quadrante... Figura -6 Crrente Media Instantânea n Capacitr... 4 Figura -7 ª etapa de peraçã para º quadrante Figura -8 Ondulaçã de crrente parametrizada em funçã de ωt... 7 Figura -9 Ondulaçã de crrente parametrizada para um períd de funcinament da rede... 7 CAPÍTULO 3 Figura 3- Variaçã da crrente n transistr em funçã de ωt Figura 3- Variaçã da crrente n did em funçã de wt Figura 4- Diagrama de blcs d cntrle d Cnversr(Malha de Crrente) Figura 4- Diagrama de blcs d cntrle da malha de crrente Figura 4-3 Diagrama de blcs d cntrle d Cnversr(Malha de Tensã) Figura 4-4 Diagrama de blcs d cntrle da malha de Tensã Figura 4-5 Diagrama de blcs d cntrle da malha de Tensã Figura 4-6 Diagrama de blcs d cntrle de um Cnversr de Crrente Figura 4-7 Esquema d Cnversr Reversível em crrente Figura 4-8 Mdel para grandes sinais

14 xiv Figura 4-9 Circuit simplificad d cnversr... 5 Figura 4-0 Efeit anti-aliasing Figura 4- Diagrama esquemátic d filtr de anti-aliasing Figura 4- Frma de nda para geraçã d PWM Figura 4-3 Valr da nda triangular send incrementada a cada períd d clck Figura 4-4 Valr de Vc send atualizad a cada períd Tpwm Figura 4-5 Diagrama esquemátic d Sensr de Crrente Figura 4-6 Relaçã entre crrente de fund de escala e tensã de entrada Figura 4-7 Diagrama de blcs d prcess n dmíni de s e cnvertid para dmíni de z Figura 4-8 Mapeament usand a transfrmaçã bilinear... 6 Figura 4-9 Distrçã na freqüência devid a mapeament usand a transfrmaçã bilinear, cm Ta=ms... 6 Figura 4-0 Distrçã menr para freqüência pequenas, cm Ta=ms Figura 4- Distrçã para freqüência n plan s até 0kHz, cm Ta=ms Figura 4- Distrçã para freqüência n plan s até 50kHz, cm Ta=us Figura 4-3 Malha de Cntrle da crrente cm funções de transferência Figura 4-4 Malha de Cntrle da Crrente Simplificada Figura 4-5 Malha de Cntrle da Crrente Simplificada Figura 4-6 Respsta em freqüência para a planta de crrente cntinua e discreta... 7 Figura 4-7 Respsta da FTMA i cm cntrladr de crrente Figura 4-8 Representaçã d blc d cntrladr de crrente isladamente Figura 4-9 Malha de cntrle de tensã Figura 4-30 Malha de cntrle de tensã simplificada Figura 4-3 Malha de Cntrle de Tensã Simplificada Figura 4-3 Respsta em freqüência para a planta de tensã cntínua e discreta Figura 4-33 Respsta da FTMA i cm cntrladr de crrente Figura 4-34 Representaçã d blc d cntrladr de tensã isladamente CAPÍTULO 5 Figura 5- Diagrama de blcs genéric Figura 5- Diagrama de blcs d cntrle d cnversr usad para simulaçã Figura 5-3 Diagrama da malha de tensã Figura 5-4 Diagrama de blcs utilizads na malha de crrente Figura 5-5 Diagrama de blcs para geraçã da nda PWM Figura 5-6 Estrutura de Ptência Figura 5-7 Frmat Senidal Impst à Crrente de Entrada Figura 5-8 Cmparaçã entre a Crrente de Referência e a Crrente de Entrada Figura 5-9 Fase entre Tensã e Crrente de Entrada Figura 5-0 Tensã de Saída.... 9

15 xv Figura 5- Estrutura para trabalhar cm regeneraçã....9 Figura 5- Efeit na crrente de entrada quand na regeneraçã de energia Figura 5-3 Crrente de entrada e crrente de referência dentr d DSP Figura 5-4 Cmparaçã entre Tensã de Referência e Tensã de Entrada dentr d DSP Figura 5-5 Cmparaçã entre a fase da Tensã e Crrente de Entrada CAPÍTULO 6 Figura 6- Arquitetura esquemática d DSP TMS30LF4xx Figura 6- Arquitetura esquemática d módul ADC Figura 6-3 Arquitetura esquemática d EVA Figura 6-4 Esquema de interrupçã CAPÍTULO 7 Figura 7- Diagrama esquemátic d circuit de ptência d cnversr... 0 Figura 7- Aspect final d circuit de ptência.... Figura 7-3 Diagrama esquemátic da fnte de alimentaçã da placa de aquisiçã... Figura 7-4 Diagrama esquemátic d circuit de sincrnism.... Figura 7-5 Diagrama esquemátic d circuit de aquisiçã de crrente... Figura 7-6 Diagrama esquemátic d circuit de aquisiçã de tensã de saída... 3 Figura 7-7 Aspect final da placa de aquisiçã de dads... 3 Figura 7-8 Diagrama esquemátic da placa mãe... 4 Figura 7-9 Diagrama esquemátic da placa mãe... 4 Figura 7-0 Característica de cnduçã d IGBT IRGP35B60PD (Vce x Ic). Dads imprtantes para dimensinament da prteçã Figura 7- Aspect final da placa de cmand Figura 7- Aspect final da placa de cntrle... 6 Figura 7-3 Aspect final d cnversr cm tds s móduls Figura 7-4 Frmas de ndas de tensã e crrente drenada pela rede... 7 Figura 7-5 Frmas de ndas de crrente drenada pela rede e tensã de saída... 8 Figura 7-6 Frmas de ndas de crrente e tensã de saída d cnversr... 8 Figura 7-7 (a) cntrle nã atuand sbre cnversr e (b) cntrle atuand sbre cnversr Figura 7-8 (a) Degrau de 5% da aument de carga. (b) Degrau de 50% de aument de carga... 0 Figura 7-9 Passagem d cnversr para md de regeneraçã de energia ANEXO II Figura -- Layut da Placa de Aquisiçã de Dads... 3 Figura - Layut da Placa de Aquisiçã d Drives de Cmand... 3 Figura -3 Layut da Placa Mã para s Driver de Cmand e interfaces... 3

16 xvi SIMBOLOGIA. Acrônims e Abreviaturas Símbl Significad CA CC CI IGBT PWM DSP ADC FTMA CMOS ROM DARAM SARAM THD EVA QEP Crrente Alterna Crrente Cntínua Circuit Integrad Insulated Gate Biplar Transistr, Pulse With Mdulatin Digital Signal Prcessr Analgic t Digital Cnverter Funçã de Transferência de Malha Aberta Cmplemetary Metal Oxide Semicnductr, Read Only Memry Dual Access Randn Access Memry Single Access Randn Access Memry Ttal Harmnic Distrtin, Distrçã Harmônica Ttal Event ManagerA Quadrature Encder Pulse. Símbls de Unidades de Grandezas Físicas Símbl Significad Ω A V F H Hz Ohm Ampére Vlt Faraday Henry Hertz

17 xvii W Watt VA Vlt-Ampére VAR Vlt-Ampére Reativ Grau trignmétric 3. Símbls Usads em Expressões Matemáticas Símbl Significad Unidade V Tensã de Saída d Cnversr V R Resistência de Carga Ω C Capacitância de Carga F V in Tensã de Entrada d Cnversr V P in Ptência de Entrada d Cnversr W I in Crrente de Entrada d Cnversr A V Lin Tensã n Indutr de Entrada V I Lin Variaçã de Crrente n Indutr de Entrada A L in Indutr de Entrada H V Variaçã de Crrente na Saída d Cnversr V t Interval de Temp s f s Freqüência de Chaveament Hz T s Períd de Chaveament s ma Índice de Mdulaçã V pab Tensã de Pic entre s Pnts a e b V V pin Tensã de Pic de Rede Elétrica V D Razã Cíclica η Rendiment d Cnversr I Tmi Crrente n Transistr Média Instantânea A I Tmed Crrente n Transistr Média A I Tefi Crrente n Transistr Eficaz Instantânea A I Tef Crrente n Transistr Eficaz A

18 xviii I Dmi Crrente n Did Média Instantânea A I Dmed Crrente n Did Média A I Defi Crrente n Did Eficaz Instantânea A I Def Crrente n Did Eficaz A V Tpic Tensã n Transistr de Pic V V Dpic Tensã n Did de Pic V I Cmi Crrente n Capacitr Média Instantânea A I Cmed Crrente n Capacitr Média A I Cefi Crrente n Capacitr Eficaz Instantânea A I Cef Crrente n Capacitr Eficaz A Ae Área da Perna Central cm Aw Área da Janela cm Ae.Aw Prduts das Áreas cm 4 l m Cmpriment d Caminh Magnétic cm N Númer de Espira Nfp Númer de Fis pr Vltas µ Permeabilidade Magnética ρ Densidade Vlumétrica J max Máxima densidade de Crrente A/cm B max Máxima densidade de Flux A/cm P cu Perda n Cbre W P mag Perda n Núcle W P tt Perda Ttal W V CEN Tensã de Saturaçã Cletr Emissr V V CEO Tensã Limiar de Saturaçã Cletr Emissr V I CN Crrente Nminal de Cletr A I CM Valr Máxim da Crrente na Carga. A tr Temp de Subida na Entrada em Cnduçã s trr Temp da Crrente de Recuperaçã Reversa s fs Freqüência de Chaveament Hz Qrr Carga Armazenada n Did em Cnduçã C

19 xix P cnd Perda pr Cnduçã W P n Perda na Entrada em Cnduçã W P ff Perda n Desligament W DP Max Penetraçã Máxima de Crrente cm P chave Perdas na Chave W P did Perdas n Did W T ck Períd d Clck s f ck Freqüência de Clck Hz V H Tensã de Referência Alta d ADC V T ff Temp d PWM desligad s T PWM Períd d PWM s K PWM K AD K si K sv K Hi K Hv K M V DIG Ganh d PWM Ganh d ADC Ganh d Sensr de Crrente Ganh d Sensr de Tensã Ganh d Cntrladr de Crrente Ganh d Cntrladr de Tensã Ganh d Multiplicadr Tensã de Entrada d ADC Digitalizada V AN Tensã de Entrada d ADC V V HI Tensã de Alimentaçã Alta d ADC V V LO Tensã de Alimentaçã Baixa d ADC V Ip Crrente de Fund de Escala d Sensr A Ipn Range da Crrente a Ser Medida Ta Períd de Amstragem s υ Freqüência n dmíni de w rad/s ω Freqüência n dmíni de s rad/s fc Freqüência de cruzament Hz 4. Subíndices

20 xx Símbl Significad min max med mi ef efi i v Valr Mínim Valr Máxim Valr Médi Valr Médi Instantâne Valr Eficaz Valr Eficaz Instantâne Malha de Crrente Malha de Tensã 5. Ntações Matemáticas Símbl Significad A Grandeza Parametrizada

21 xxi INTRODUÇÃO GERAL É crescente númer de equipaments eletr-eletrônics e eletrmecânics que utilizam fntes de alimentaçã especiais, cm retificadres cntrlads, inversres, fntes chaveadas e utras, e ist vem causand perturbações relevantes n sistema de energia elétrica, cntribuind para desgaste d sistema, cm pr exempl, através d aqueciment ds cndutres pela presença de harmônicas, além d desperdíci de energia. Os principais distúrbis causads nas instalações elétricas sã basicamente três: Fatr de ptência baix; Elevada distrçã harmônica; Interferências eletrmagnéticas prvcada pelas harmônicas. As cmpanhias distribuidras de energia d Brasil ainda nã levam em cnta este tip de desperdíci n mment da cbrança da energia frnecida, prém nvas nrmas e recmendações internacinais, pssivelmente, levarã as cmpanhias a mudanças em seus métds de avaliaçã e cbrança da energia que deverá cnsiderar, entre utrs, fatr de ptência, a taxa de distrçã harmônica ttal (THD) e a emissã de ruíds (EMI). Cm este nv psicinament das cmpanhias de energia será necessária a minimizaçã de tais prblemas, através de prjets de equipaments que façam cntrle destes efeits, prcurand a sua cnseqüente reduçã. Muits estuds têm sid desenvlvids nestas áreas na busca de sluções preventivas nde própri equipament já utiliza alguma técnica de reduçã de cnteúd harmônic u de crreçã de fatr de ptência. Quand se faz necessária a crreçã d fatr de ptência, da taxa de distrçã de harmônica ttal (THD) e a da emissã de ruíds (EMI) em equipaments que já se encntram em funcinament e que nã pssuem técnicas preventivas para reduçã destes prblemas, deve-se recrrer a us de técnicas crretivas. Uma sluçã pssível seria empreg de filtrs passivs, prém, apesar destes filtrs serem rbusts, apresentam um vlume e pes exagerads. Outra sluçã que tem sid adta cm bastante êxit é a utilizaçã de filtrs ativs mnfásics de pequena e média ptência paralels as equipaments cm prblemas de distrções e baix fatr de ptência.

22 xxii Esta alternativa se trna ainda mais atraente quand a estrutura d filtr pssui um cntrle feit através de prcessament digital, pis este fatr faz cm que crra reduçã de cmpnentes eletrônics nas placas de cmand ds cnversres, e trnam estes cnversres mais flexíveis, pis seu cntrle pde ser mudad apenas mudand prgrama d cntrladr digital, além de diminuir temp de mntagem d prdut final, assim minimizand númer de cmpnentes eletrônics susceptíveis a ruíds. Outra aplicaçã, d trabalh é a de melhrar fatr de ptência em acinaments de mtres que utilizam inversres de freqüência, nde um retificadr reversível cntrlad cm alt fatr de ptência pde cntribuir para a eliminaçã das harmônicas indesejadas, Além diss, estes retificadres pssuem, nesta cnfiguraçã, efeit regenerativ de energia, que cntribui para a cnseqüente eficiência energética ds acinaments, pis eliminam us das resistências de frenagem utilizadas para dissipar a energia elétrica prduzida na frenagem ds mtres, a invés de devlvê-la a rede cm se faz ns retificadres reversíveis em crrente. Partind deste pnt, este trabalh faz um estud d prjet de um cnversr mnfásic reversível em crrente, cm fatr de ptência elevad, utilizand métds de cntrle digitais, baseads n métd de cntrle através ds Valres Médis. Inicialmente é feit, através d Capítul I, estud qualitativ d cnversr, nde é apresentada a estrutura d cnversr, princípi geral de funcinament ns diverss quadrantes de peraçã. Lg em seguida, n Capítul II, é feita a analise quantitativa d cnversr através da definiçã das principais equações, que serã utilizadas na implementaçã d cntrle e na especificaçã ds cmpnentes. Entã, n Capítul III, sã utilizadas as equações estabelecidas n capítul anterir para prjetar adequadamente circuit de ptência para definir s parâmetrs de prjet que caracterizam cnversr. N Capítul IV, é feit um estud d prjet d cmpensadr digital para cnversr. Neste estud será utilizad métd de Cntrle pr Valres Médis, prém a ênfase aqui será dada à aplicaçã d us ds cmpensadres usand a técnica digital.

23 xxiii N Capítul V sã apresentads s resultads btids através de simulações utilizand MATLAB a fim de averiguar a validade das leis de cntrle prjetadas n capítul anterir. N Capítul VI é feit um estud d prcessadr digital de sinais, DSP TMS30LF40 que será utilizad para implementaçã d prjet, prcurand detalhar a questã da representaçã numérica de uma grandeza tant n frmat de pnt fix, quant n frmat de pnt flutuante, e também da utilizaçã de periférics. Pr fim, n Capítul VII, será apresentada a estrutura mntada para s testes prátics das leis de cntrles e resultads btids. Após este últim capítul sã apresentadas as cnclusões gerais e anexs.

24 CAPÍTULO ESTUDO QUALITATIVO DO CONVERSOR Neste capítul é feit um estud d cnversr de crrente reversível mnfásic. Este cnversr é utilizad cmumente em circuits de crreçã ativa de fatr de ptência que necessitam de regeneraçã de energia prveniente da frenagem de mtres, regulaçã da tensã CC d barrament. Também sã usads em utras aplicações, cm filtrs ativs, cndicinadres de sinal, recicladres de energia, c-geraçã, dentre utras. Uma característica deste retificadr é cmprtament de uma fnte de crrente n estági de entrada, a invés da fnte de tensã presente na mairia ds retificadres.. A Estrutura d Cnversr A estrutura d cnversr a ser estudada é a mstrada na figura -, a qual é cnectada a rede através de um indutr L in. O lad CC d cnversr é cnectad a um capacitr de filtragem C. Figura - Cnversr reversível de crrente mnfásic. Este circuit pde funcinar também cm inversr. Ist crre quand a estrutura trabalha cm um flux de ptência da fnte V (CC) para a fnte V in (CA). O circuit funcina dessa maneira ns períds de frenagem d mtr, pssibilitand desse md que a energia seja devlvida para a rede de alimentaçã. De uma maneira geral, enfque deste prjet será estabelecid para funcinament cm retificadr, nde flux de ptência crre da fnte V in (CA) para a fnte V (CC), que caracteriza barrament de crrente cntínua.

25 É imprtante salientar que a fnte V é frmada pela cnfiguraçã paralela capacitr-resistr, a qual rigina uma fnte CC, cm pde ser vist através da figura -.. Princípis de Funcinament Nesta seçã sã analisadas as características de funcinament d cnversr, bem cm seus principais quadrantes de peraçã. Devid a simetria deste cnversr será analisad apenas mei períd da rede, e cm a tensã na saída pde ser cnsiderada cnstante, capacitr da saída e a carga pdem ser substituíds pr uma fnte ideal de tensã, para simplificar a analise, cm mstrad na figura -. Figura - Cnversr reversível de crrente mnfásic. Além diss, deve ser refrçad que fnte de tensã assciada cm uma indutância em série cmprta-se cm uma fnte de crrente, cm mstra a figura -3. Figura -3 Estrutura representativa de um fnte de crrente. É, n entant, necessári que sejam definidas as etapas de acrd cm sentid da crrente elétrica e plaridade da fnte de alimentaçã. Deste md, será adtad um padrã para cada etapa de funcinament d circuit. A figura -4 mstra apenas a fnte de alimentaçã senidal indutr que estã presentes na entrada d circuit. Verifica-se entã, a plaridade da fnte de tensã e

26 3 sentid da crrente. Ist caracteriza quadrante de peraçã d circuit, na qual a plaridade da fnte de tensã, cm mstrad na figura, é padrnizada cm estand atuand n semicicl psitiv. Desta maneira, se a crrente estiver saind pel psitiv da fnte, será uma crrente psitiva; se a crrente estiver entrand pel psitiv da fnte, será uma crrente negativa. Figura -4 Referência adtada para tensã e crrente psitivas. Através desta cnvençã, é pssível verificar que as referências para tensã e crrente psitiva sã as que estã mstradas na figura -4. Cm existem diferentes cnfigurações de tensã e crrente, um plan cartesian será adtad cm padrã, nde eix de rdenada representa a tensã e eix de abscissa representa a crrente. A figura -5 mstra plan cartesian, cm as respectivas plaridades para tensã e crrente. Inversr de Tensã Retificadr de Crrente Retificadr de Crrente Inversr de Tensã Figura -5 Representaçã ds quadrantes de peraçã. A partir da figura -5, pdem ser verificadas as respectivas referências para cada quadrante, nde circuit pde funcinar cm retificadr u inversr: º quadrante: crrente psitiva e tensã psitiva retificadr; º quadrante: crrente negativa e tensã psitiva inversr; 3º quadrante: crrente negativa e tensã negativa retificadr; 4º quadrante: crrente psitiva e tensã negativa inversr.

27 4 Para refrçar esta análise, pde-se verificar cmprtament ds frmats de nda da tensã e crrente nas diferentes perações d circuit, de acrd cm a figura -5. Aqui já é estabelecida uma característica de fatr de ptência unitári, nde a frma de nda da crrente é praticamente senidal. Quand circuit pera cm inversr, figura -6, crre um defasament de 80º entre tensã e crrente. A titul de ilustraçã, s valres de tensã sã representads cm tend um escala mair d que s valres de crrente. Figura -6 Cmprtament das frmas de nda para Retificadr e Inversr. Para verificar se circuit se cmprta cm retificadr u inversr, a abrdagem é feita em relaçã a flux de ptência, nde a ptência é definida cm a relaçã tensã x crrente. Se esta relaçã fr psitiva, caracteriza um flux de ptência psitiv, resultand assim uma peraçã cm retificadr, nde a fnte de tensã frnece energia para barrament. Pr utr lad, se a relaçã tensã x crrente fr negativa, flux de ptência é negativ e circuit pera cm inversr, fazend cm que a fnte de tensã seja receptra de energia prveniente d barrament. Após estas definições, vale salientar também que em cada quadrante existem duas etapas de peraçã, ttalizand it cnfigurações diferentes. Para melhr cmpreensã serã mstradas aqui as quatr etapas em que cnversr atua cm retificadr.

28 5.3 Etapas de Funcinament cm Retificadr Nesta seçã sã descritas as etapas de funcinament e frmas de ndas básicas d cnversr de crrente reversível mnfásic. A cada períd de chaveament a crrente n indutr pde ser psitiva, negativa u ambas. Serã analisadas as duas primeiras pssibilidades..3. Funcinament n º Quadrante ª Etapa(T 0,T ) Nesta etapa de peraçã, a regiã d circuit pr nde passa crrente é a mstrada na figura -7. A crrente circula da fnte V para a fnte de alimentaçã V in, através das chaves S e S3. Figura -7 ª etapa de peraçã para º quadrante. A partir das cnvenções adtadas, a fnte alternada está em seu semicicl psitiv, prém a crrente presente também é psitiva, caracterizand ainda um flux de ptência psitiv. Prtant, circuit pera n º quadrante, e também esta fazend a funçã de retificadr. O cmand que habilita as chaves S e S3 a cnduzirem, é realizad através de mdulaçã PWM (Pulse Width Mdulatin Mdulaçã pr Largura de Puls), efetuada através da estrutura de cmand e cntrle d sistema, send abrdada mais adiante. Cnsiderand as chaves ideais, a tensã sbre indutr pde ser calculada pela Eq.-. V V V = 0 Eq. - Lin in u ainda

29 6 V = + V + V Eq.- Lin in Neste interval indutr se carrega, aumentand a crrente que circula pel circuit. ª Etapa (T,T ) Nesta etapa, cmand habilita as chaves S e S4 a cnduzirem, fazend cm que S e S3 deixem de cnduzir. Prém, S e S4 nã pdem cnduzir devid a sentid da crrente, pssibilitand que a cnduçã crra através ds dids D e D4 durante este interval de temp. O circuit pr nde passa crrente nesta situaçã é mstrad na figura -8. Figura -8 ª etapa de peraçã para º quadrante. Nvamente a regiã de peraçã se encntra n º quadrante. Agra, a fnte V atua cm um receptr de energia, descarregand parte da energia d indutr e diminuind a crrente n circuit. Cnsiderand a queda de tensã ns dids cm praticamente nula, a tensã sbre indutr é dada pela Eq.-3. V V + V = 0 Eq. -3 Lin in Island V Lin na equaçã anterir vem a Eq.-4 V = V + V Eq. -4 Lin in

30 7 Na figura -9 é pssível bservar que a tensã sbre indutr varia de acrd cm s valres estabelecids nas Eq. - e Eq. -4. N mment em que a tensã é negativa, a crrente decresce. Quand a tensã é psitiva, a crrente é incrementada. A variaçã de crrente n indutr é representada pela Eq.-5. VLin I Lin = Λt Eq. -5 L in A partir desta equaçã verifica-se que a crrente sbre indutr tem cmprtament linear, seguind a equaçã de uma reta. Assim, n mment em que a tensã sbre indutr se trna psitiva, a crrente tende a crescer linearmente até seu valr máxim. O frmat de nda de tensã n indutr nã precisa ser necessariamente quadrad. O que determina temp de cnduçã é a razã cíclica D, a qual será estabelecida em prjet e tem sua aplicaçã n sistema de cntrle através da mdulaçã PWM. Nas chaves S e S3 (figura -9) a crrente que circula é a mesma crrente d indutr, na ª etapa de peraçã. A queda de tensã nas chaves é cnsiderada nula. Já na ª etapa, nã passa crrente pr estas chaves e, cm elas estã blqueadas, a tensã sbre cada uma é a tensã de saída V. A crrente que passa ns dids D e D4 na ª etapa é a mesma que passa pel indutr, prém a crrente que passa através ds dids D e D3 é nula. Quand plarizads reversamente, a tensã sbre eles é V. Nas demais chaves a análise é semelhante, cabend a leitr verificar cmprtament de cada um dentr da sua respectiva etapa de peraçã.

31 8 V S,S3 a) b) c) V Lin d) I in e) Figura -9 Frmas de nda para º quadrante. (a) Puls de cmand nas chaves S e S3. (b) Tensã em S e S4 e Crrente em D e D4. (c) Tensã em VS e VS3 e crrente em S e S3. (d) Tensã sbre indutr. (e) Crrente n Indutr..3. Funcinament n 3º Quadrante ª Etapa(T 0,T ) Nesta etapa, cmand habilita as chaves S e S3 a cnduzirem, fazend cm que S e S4 deixem de cnduzir. Prém, S e S3 nã pdem cnduzir devid a sentid da crrente, pssibilitand que a cnduçã crra através ds dids D e D3 durante este interval de temp. O circuit pr nde passa crrente nesta situaçã é mstrad na figura -0.

32 9 Figura -0 ª etapa de peraçã para 3º quadrante. Nvamente a regiã de peraçã se encntra n 3º quadrante. Agra, a fnte V atua cm um receptr de energia, descarregand parte da energia d indutr e diminuind a crrente n circuit. Cnsiderand a queda de tensã ns dids cm praticamente nula, a tensã sbre indutr é dada pela Eq.-6. V V V = 0 Eq. -6 Lin + in Da mesma frma island V Lin na equaçã anterir vem a Eq.-7 V Lin = + V V Eq. -7 in ª Etapa Nesta etapa de peraçã, a regiã d circuit pr nde passa crrente é a mstrada na figura -. A crrente circula da fnte de alimentaçã V in para a fnte V, que representa barrament CC, através das chaves S e S4. Figura - ª etapa de peraçã para 3º quadrante.

33 0 A partir das cnvenções adtadas, a fnte alternada está em seu semicicl negativ e a crrente presente também é negativa, caracterizand um flux de ptência psitiv. Prtant, circuit pera n 3º quadrante, fazend a funçã de retificadr. Cnsiderand as chaves ideais, a tensã sbre indutr pde ser facilmente calculada, através da lei das malhas, dada pela Eq.-8. A plaridade da tensã sbre indutr fi definida arbitrariamente, send assim esclhida para estabelecer uma referência. V V + V = 0 Eq. -8 Lin + in O que resulta pr fim na Eq.-9 V = + Lin ( V Vin ) Eq. -9 Neste interval indutr se carrega, aumentand a crrente que circula pel circuit. Cm n funcinament n º quadrante, a figura - mstra a tensã sbre indutr, que também varia de acrd cm s valres estabelecids nas Eq. - e Eq. -. N mment em que a tensã é negativa, a crrente decresce. Quand a tensã é psitiva, a crrente é incrementada. A variaçã de crrente n indutr é representada pela Eq.-3. O frmat de nda de tensã n indutr nã precisa ser necessariamente quadrad. O que determina temp de cnduçã é a razã cíclica D, a qual será estabelecida em prjet e tem sua aplicaçã n sistema de cntrle através da mdulaçã PWM. Na ª etapa, nas chaves S e S4 (figura -) nã passa crrente pr estas chaves e, cm elas estã blqueadas, a tensã sbre cada uma é a tensã de saída V. Já a crrente que circula é a mesma crrente d indutr, na ª etapa de peraçã. A queda de tensã nas chaves é cnsiderada nula. Através ds dids D e D4 nã passa crrente em nenhum mment. Quand plarizads reversamente, a tensã sbre eles é V. Ns did D e D3 a crrente é a mesma que passa pel indutr durante a ª etapa de funcinament, prém na segunda crrente é nula.

34 V S,S3 a) b) c) V Lin d) I in e) Figura - Frmas de nda para 3º quadrante. (a) Puls de cmand nas chaves S e S3. (b) Tensã em S e S4 e Crrente em S e S4. (c) Tensã em VS e VS3 e crrente em D e D3. (d) Tensã sbre indutr. (e) Crrente n Indutr.

35 .4 Cnclusões Fi pssível cntemplar neste capítul a estrutura d cnversr a ser estudad, bem cm seu seu funcinament. Fi pssível também bservar que uma característica deste retificadr é a presença de uma fnte de crrente n estági de entrada, a invés da fnte de tensã presente na mairia ds retificadres. Na analise d funcinament ficu relevante que para funcinament d cnversr analisad cm retificadr, é necessári que flux de ptência crre da fnte V in (CA) para a fnte V (CC), que caracteriza barrament de crrente cntínua. Pr fim fram analisadas as características de funcinament d cnversr, bem cm seus principais quadrantes de peraçã. Além das descrições das etapas de funcinament e frmas de ndas básicas d retificadr de crrente reversível mnfásic.

36 3 CAPÍTULO ANALISE QUANTITATIVA DO CONVERSOR Neste capítul será feit a análise quantitativa d cnversr através da definiçã das principais equações que serã utilizadas para a implementaçã d cntrle e na especificaçã ds cmpnentes. As especificações ds cmpnentes, realizadas n próxim capítul, serã feitas através ds cálculs ds esfrçs apresentads neste item.. Análise Quantitativa Para iniciar a análise quantitativa é necessári que seja apresentada inicialmente a técnica de cmand utilizada para chaveament d retificadr. Esta técnica é a mais empregada nestes tips de estrutura e é denminada de Mdulaçã pr Largura de Puls u PWM (Pulse Width Mdulatin). Esta técnica baseia-se na cmparaçã de dis sinais denminads sinal mduladr e sinal prtadr, nde sinal prtadr pssui uma freqüência muit mair que sinal mduladr e geralmente pssui uma frma triangular; já sinal mduladr pssui uma freqüência baixa, a qual é um espelh da fnte de alimentaçã. De acrd cm s princípis da mdulaçã PWM, as chaves sã habilitadas sempre que valr da nda prtadra fr mair que sinal de referência senidal, cm mstra a figura -.

37 4 temp +V temp -V Figura - Prcess de geraçã de sinal PWM. O sinal prtadr pssui uma freqüência dada pela Eq.-. f s = Eq. - T s Onde, T s é períd de chaveament. O índice de mdulaçã deste sinal PWM representa a relaçã entre a amplitude d sinal mduladr e a amplitude d sinal prtadr, dad pela Eq.-. Vp V ma = Vp V mduladra Pab = Eq. - prtadra

38 5. Definiçã das Principais Equações Olhand para um interval de temp T PWM, nde a tensã sbre pnt V varia entre dis níveis +V e V. Send D a razã cíclica, a tensã média aplicada à carga n respectiv períd PWM (T PWM ), pde ser calculada através da Eq.-3. ab Vab med DTs Ts = ( V ) dt + V Ts 0 DTs dt Eq. -3 Trabalhand esta equaçã tem se a Eq.-4. Vab = V ( D ) Eq. -4 med N entant, para um períd da rede T ref, a tensã n pnt V varia senidalmente. Entã, desprezand a queda de tensã sbre indutr de entrada(l Tensã V para períd da rede pde calculada através da Eq.-5. ab ab in) a V ab ( ω t) = V = V in Pin senωt Eq. -5 Lg V ab =V Pin Onde, V Pin é valr de pic da tensã de entrada e ω = π. T ref A amplitude da tensã de entrada pde ser expressa em funçã d índice de mdulaçã através da Eq.-6: V Pab = V ma V Pab = V ma Eq. -6

39 6 Lg, a tensã de entrada pde ser reescrita substituind a Eq. -5 na Eq. -4, resultand assim na Eq.-7: V ab ( ωt) = V ma senωt Eq. -7 cíclica. Cmbinand a Eq. -4 cm a Eq. -6, é pssível encntrar a variaçã da razã V ma senωt = V ( D) D( ωt ) = ( ma senωt) Eq. -8 A razã cíclica utilizada pel cmand PWM deve variar cnfrme a Eq. -8 que é mstrada graficamente através da figura -. Dwt ( ) 0.9 Dmax= Dmin= Figura - Variaçã da razã cíclica em funçã de ω t. wt Assim pde ser traçada a frma de nda de V em funçã da razã cíclica, que cm vist anterirmente, deve ter um frma de nda senidal. Esta frma de nda é mstrada na figura -3. ab

40 7 Vab( wt) Vabmax=30.994V Vabmin=-3.4V Figura -3 Variaçã da Tensã entre s pnts a e b em funçã da razã cíclica. wt Pr fim, a crrente na entrada pde ser dada pela relaçã entre a ptência e a tensã de entrada, cm mstra a Eq.-9. I in Pin ( ωt) = senωt Eq. -9 V in Onde P in é a ptência de entrada d cnversr e que pde ser relacinada cm a ptência da saída através a Eq.-0: P P in = Eq. -0 η Onde η é rendiment d cnversr. A ptência de entrada pde ser relacinada cm a tensã e carga de saída cm: P V = Eq.- R assim, P in V = Eq.- η R

41 8 Agra a Eq. -9 pde ser reescrita da maneira mstrada pela Eq.-3: P I in( ωt ) = senωt Eq. -3 η V in.3 Esfrçs ns Cmpnentes Na determinaçã ds esfrçs ns cmpnentes, a crrente de carga será cnsiderada cnstante em cada períd d PWM. Além de ser levad em cnta as frmas de nda ns cmpnentes d cnversr nas suas respectivas etapas de funcinament e cnsiderar as definições relativas a mdulaçã PWM..3. Equações para Esfrçs das Chaves A crrente através ds interruptres pde ser calculada utilizand apenas um períd de cnduçã d cicl PWM, que resulta na Eq.-4: I Tmi = Ts DTs 0 I in dt Eq. -4 Trabalhand esta equaçã tem se a Eq.-5. ITmi = Iin D Eq. -5 Eq.-6: Assim, substituind I in e D e efetuand as manipulações necessárias tems a I Tmi P ( ωt ) = sen ωt ma senωt η Vin Eq. -6 Através da Eq. -6 chega se na Eq.-7.

42 9 I Tmi P ( ωt ) = ( senωt ma sen ωt) η V in Eq. -7 A crrente média e a crrente eficaz ns interruptres sã btidas integrand a Eq. - sbre um períd d sinal de referência, lembrand que cada par de interruptres e dids só cnduz durante um cicl. Calculand a crrente média ns interruptres é pssível encntrar a Eq.-8: π ITmed = ITmi( ωt ) dt Eq. -8 π 0 I Tmed π P = ( senωt ma sen ωt dωt π ) Eq.-9 η V 0 in I Tmed P = ( 4 maπ 8π η V in ) Eq.-0 Calculand agra a crrente através da Eq.-: I Tefi = DTs I in Ts 0 dt Eq.- que resulta em: I Tefi = Iin D Eq.- Substituind I in ( ω t ) e D( ωt ) e efetuand as manipulações necessárias tems a Eq.-3: I Tefi P ( ωt ) = senωt η V in ( ma senωt) Eq.-3

43 0 π ( I Tefi ) I Tef = dt Eq.-4 π 0 I Tef P = η Vin π π 4 ma 3 Eq Equações para Esfrçs d Did De maneira análga a prcediment adtad para s interruptres, a crrente através ds dids em antiparalel é determinada cm send: I Dmi = Ts Ts I in DTs dt Eq.-5 Através da Eq. -5 chega se na Eq.-6. I Dmi = Iin ( D) Eq. -6 I Dmi P ( ωt ) = ( senωt + ma sen ωt) η V in Eq.-7 A crrente eficaz para s dids em antiparalel pde ser calculada pr: I Dmed = π π 0 I Dmi ( ωt ) dt Eq.-8 ( π P I Dmed = senωt + ma sen ωt) dwt Eq.-9 η V π 0 in Através da Eq. -9 chega se na Eq.-30. I P = ( 4 maπ 8π η V Dmed + in ) Eq.-30

44 Eq.-3 A crrente eficaz para s dids em antiparalel pde ser calculada através a I Defi = Ts Ts I in DTs dt Eq. -3 Trabalhand-se na Eq. -3 chega se na Eq.-3. I Defi ( D) = Iin Eq.-3 Para calculara a Crrente Eficaz através usa-se a Eq.-33 π ( I Defi ) I Def = dt Eq.-33 π 0 π P I Def = ( ) senω ma senωt dt Eq.-34 π 0 η Vin Pr fim tem-se: I Def = P η Vin π π 4 + ma 3 Eq.-35 A tensã de pic a qual estarã sujeits s interruptres e a tensã reversa aplicada as dids terã seu valr igual a da tensã da saída V, u seja: V Tpic = + V Eq.-36 V = Eq.-37 Dpic V

45 .3.3 Equações para Cálcul d Capacitr Analisand a crrente n capacitr n º quadrante de peraçã d cnversr tems que esta crrente depende da crrente de entrada e da crrente de saída, cm mstra a figura -4. Figura -4 Etapas d funcinament para um períd de chaveament n º quadrante. Desta frma, admitind que a crrente que saí n capacitr é uma crrente psitiva, é pssível traçar a frma de nda da crrente sbre capacitr para um períd de chaveament, cm mstra a figura -5. Figura -5 Períd de chaveament para º quadrante. Através da figura -5 é pssível calcular a crrente média n capacitr para um períd de chaveament através da Eq.-38. I Cmi DTs Ts = ( I in + I )dt + ( I Ts 0 DTs in I ) dt Eq. -38

46 3 Assim chega-se à Eq.-39 I = I D I D + I I I D I D Eq. -39 Cmi in in in + Lg, tems que a crrente média n capacitr depende da crrente da entrada, da crrente que vai para carga e da razã cíclica, cm mstrad pela Eq.-40. I Cmi = I ( D ) I Eq. -40 in O próxim pass é bter a crrente para um cicl de rede. N entant, nta-se que para um semicicl a crrente média n capacitr tem sua equaçã mdificada devid à mudança na plaridade da tensã da rede. Para º quadrante a crrente n capacitr é dada através da substituiçã das equações Eq. -7 e Eq. -0 na Eq. -0, cm mstra a Eq.-4. I Cmed P sen V in t ( ma sen t) I = ω ω Eq. -4 Esta equaçã resulta na Eq.-4, equaçã esta que é válida para semi-cicl referente a funcinament n º quadrante, ist é, n interval [ 0,π ]. I Cmed = P V in ma sen ω t I Eq. -4 Assim pde ser analisad cmprtament da crrente d capacitr durante um períd de rede, cm mstra a figura -6.

47 ICmimax=.763A.33 ICmi( wt) ICmimin=-.5A wt Figura -6 Crrente Media Instantânea n Capacitr. Calculand agra a crrente eficaz instantânea através da Eq.-43: DTs Ts I Eq. -43 Cefi = [ ( I + ] + [ ] in I ) dt ( I in I ) dt Ts 0 DTs Tem-se: Cefi ( D ) + I I I = + Eq.-44 I in I in Para calcular a crrente eficaz usa-se a Eq.-45 π ( I Cefmi ) I Cef = dt Eq. -45 π 0 π P P I Cef ma sen ( t ) I = ω + sen ( ωt ) + I π η Vin Vin 0 η dt Eq.-46 resultand em: P P I Cef = ma I + + I Vin η η Vin Eq. -46

48 5 O valr d capacitr pde ser calculad através da equaçã apresentada em [] e reapresentada na Eq.-47. P C = π f V V Eq. -47 Onde V é a variaçã da tensã de saída..3.4 Equações para Calcul d Indutr A crrente que flui pel indutr é caracterizada pr uma frma senidal retificada representada pr uma cmpnente de baixa freqüência sbrepsta a uma pequena cmpnente de alta freqüência. A) Funcinament n primeir quadrante: ( 0 π ) Figura -7 ª etapa de peraçã para º quadrante. Eq.-48. Cnsiderand as chaves ideais, a tensã sbre indutr pde ser calculada pela V = + V + V Eq. -48 Lin in O valr da indutância deve ser calculad em funçã da variaçã máxima de crrente quand S e S3 estã fechadas, N primeir quadrante de funcinament tem-se a Eq.-49, que mstra a relaçã entre crrente e tensã n indutr para este cnversr.

49 6 I Lin + V + Vin = Lin Eq. -49 t Para um períd de funcinament tem-se: I Lin + V + V pinsenωt = Lin Eq.-50 t nde: t = D T s Eq.-5 Assim: t = L in p I Lin + V senωt + V = D T s Eq.-5 Substituind a Eq. -7 na Eq..7, tem-se: L in + V pin I Lin senωt + V = ( ma senωt Ts ) Eq.-53 Cnsiderand-se que V pab = V pin, nrmalizand a Eq. -53 tem-se: L I ( ma senωt) ( + V senωt V ) in Lin I in = = pin + Ts Eq.-54 Lin I Lin I in = = ma sen ωt Eq.-55 T V s Assim, a figura -8 mstra a curva da ndulaçã de crrente parametrizada para um períd da rede, fi traçada para valres típics de ma.

50 7 0.5 ilinp( ωt, 0.9) ilinp( ωt, 0.8) ilinp( ωt, 0.7) ilinp( ωt, 0.6) ωt Figura -8 Ondulaçã de crrente parametrizada em funçã de ω t para alguns valres típics de ma. Para índice de mdulaçã calculad (ma=0,77) btém-se a curva de ndulaçã da crrente n indutr L in apresentada na figura ilinp( ωt, 0.77) ωt Figura -9 Ondulaçã de crrente parametrizada para um períd de funcinament da rede. D ábac traçad na figura -9 bserva-se que a máxima ndulaçã de crrente crre para ω t igual a 90º, nde Iin = 0, 5. Prtant, para s valres especificads, a indutância pde ser definida pela Eq , 5 V = L in Eq. -56 I Lin f s

51 8 O prcediment para cálcul d indutr pde ser simplificad usand mesm prcediment de cálcul de indutres de filtragem. Desta frma, prdut Ae Aw pde ser calculad pela Eq.-57. Lin Ipmax Iinef max Ae Aw = Eq. -57 Kw Bm Jm O cálcul d númer de espiras pde ser realizad através Eq.-58. N ( Ip +,5 Ip ) Lin max 0 max = = Eq. -58 Bm Ae E pr fim cálcul d entreferr pde ser btid pela Eq.-59. Ig = N µ Lin Ae Eq Definiçã das Equações para Cálcul Térmic O calcul térmic tem cm bjetiv determinar se é necessári us de um dissipadr de calr para evitar dans a cmpnente pr aqueciment, frnecend a resistência térmica que este deverá pssuir em cas de utilizaçã. As perdas de ptência em um transistr pdem ser divididas em perdas pr cnduçã e perdas pr cmutaçã. As perdas para IGBT sã determinadas cnfrme prcediment determinad pr Bascpe[]. Essas perdas sã definidas para um prcess de mdulaçã PWM senidal. Assim, para IGBT, as perdas sã divididas em perdas de cnduçã, perdas na entrada em cnduçã e perdas n blquei. As perdas pr cnduçã sã das pela Eq.-60. V V ma P ( cnd ) = + + csφ VCEO I CM Eq. -60 π 8 ma CEN CEO + I CM 8 3π I CN

52 9 Onde: ma é índice de mdulaçã; V CEN é a tensã de saturaçã cletr emissr na crrente nminal; V CEO é a tensã limiar de saturaçã cletr emissr; I CN é a crrente nminal de cletr; I CM é valr máxim da crrente na carga. As perdas na entrada em cnduçã sã das pela Eq.-6. P ( n) =... V 3 V 8 t r I I CM CN f I CM 0,38 0,8 + π I CN 0,38 I + 0,8 + π I s +... CM CN I + 0,005 I I CM t rr CM CN Q rr f s Eq. -6 Onde: V é a tensã na saída; t r é temp de subida na entrada em cnduçã; t rr é temp da crrente de recuperaçã reversa d did; f s é freqüência de chaveament; Q rr é a carga armazenada n did quand em cnduçã. As perdas n blquei sã das pela Eq.-6.

53 30 I CM P = + ( ff ) V I CM t f f s Eq. -6 3π 4 I CN Onde: t f é temp de descida n blquei. Assim, a perda ttal n IGBT é btida smand as três parcelas anterires, cm mstra a Eq.-63. As perdas derivadas da crrente de recuperaçã reversa já estã incluídas nas equações anterires. P = P + P + P Eq. -63 chave ( cnd ) ( n) ( ff ) O IGBT utilizad pssui um did em antiparalel encapsulad juntamente cm transistr. As perdas para esse did sã também definidas na mesma referência acima citada. As perdas pr cnduçã pdem ser calculadas através a Eq.-64 V V ma PD ( cnd ) = + + csφ VFO I CM Eq. -64 π 8 ma FN FO + I CM 8 3π I FN nde: V FN é a tensã sbre did na crrente nminal; V FO é a tensã limiar d did; I FN é a crrente nminal d did. As perdas pr cmutaçã pdem ser calculadas através da Eq.-65

54 3 P D( n) = I CM I 0,38 0, ,005 I π CN I V 3 0,8 I CM ,05 I CM trr I π CN CM CN Q rr +... f s Eq. -65 As perdas ttais n did sã dadas pela Eq.-66. P = P + P Eq. -66 Did D( cnd ) D( n) Cm IGBT pssui um did n mesm encapsulament, as perdas ttais n cmpnente sã entã definidas Eq.-67. P = P + P Eq. -67 Ttais IGBT Dids.5 Cálcul Térmic A determinaçã d dissipadr que irá evitar sbre-aqueciment ds cmpnentes face às cndições de peraçã será efetuada em funçã das perdas, da resistência térmica entre junçã e cápsula (R jc(th )) mais a resistência térmica entre cápsula e dissipadr (R cd(th) ), e da máxima temperatura de junçã (T j ) que cmpnente suprta. O bjetiv ds cálculs é esclher um dissipadr únic para tds s cmpnentes de ptência d inversr. Para iss, é adtad seguinte prcediment de cálcul, expst em []. º pass: Cálcul da temperatura de cápsula Eq.-68. Para cálcul da temperatura de cápsula para um transistr deve ser utilizada a T c, chave T j, chave Pchave R jc( th), chave = Eq. -68 N entant, para um did, a Eq. -68 se transfrma na Eq.-69

55 3 T c, chave T j, chave Pchave R jc( th), chave = Eq. -69 calculadas. º pass: Assumir cm temperatura da cápsula (Tc) a menr das temperaturas 3º Pass: Cálcul da temperatura d dissipadr. T d = T R 4 P + 4 P ) Eq.-70 j cd ( chave did 4º pass: Especificaçã da resistência dissipadra ambiente máxima (R da(th) ). R da( th) Td Ta = Eq.-7 4P + 4P chave did 5º pass: Esclha d dissipadr adequad..6 Cnclusões Neste item fi feita a analise quantitativa d cnversr através d levantament das principais equações, que serã utilizadas para a implementaçã d cntrle e na especificaçã ds cmpnentes. Mais especificamente, fi pssível através deste item determinar as relações que determinam s esfrçs ns cmpnentes tais cm transistres, dids, além d capacitr e indutr. Fi pssível detalhar alguns aspects d funcinament d cnversr estudad, tais cm a carga e descarga d capacitr durante um períd de funcinament.

56 33 CAPÍTULO 3 3 PROJETO DO CIRCUITO DE POTÊNCIA Antes de iniciar prjet d cmpensadr é necessári definir prjet d estági de ptência d retificadr para que, em uma segunda etapa, seja realizad prjet d cntrladr. Neste capítul serã reaplicadas as equações estabelecidas n capítul anterir, bem cm utras amplamente estudadas pela cmunidade cientifica. Prém, para prjetar adequadamente circuit de ptência é necessári definir s parâmetrs de prjet que caracterizam retificadr. 3. Definiçã ds Parâmetrs para Prjet A seguir serã listads s parâmetrs especificads para a realizaçã d prjet da etapa de ptência d cntrladr. Tensã de alimentaçã (V inrms ): 0V: ±0% ; Ptência de saída (P): 000W; Freqüência da tensã de alimentaçã (f in ): 60Hz; Tensã de saída CC (V): 400V; Máxima ndulaçã da tensã de saída ( ( V) : ±,5% de V; Máxima ndulaçã de crrente de entrada ( Freqüência de cmutaçã(fs): 50kHz; Freqüência de amstragem (fa): 500kHz; Rendiment esperad (η ): 95% I in max ): 0% de I A partir destes parâmetrs, fez-se dimensinament através ds cálculs que sã apresentads a seguir: Lin;

57 Cálculs das Crrentes a) Crrente eficaz de entrada: I P = = V η 000 inef 4, 785 inef 0 0,95 = A Eq.3- b) Crrente de pic de entrada: I = I = 4,77 = 6, A Eq.3- inp inef 767 c) Máxima ndulaçã da crrente de entrada: I = I I = 6,4 0, =, A Eq.3-3 inp inp in Cálcul d Indutr 3... Cálcul da indutância: 0,5 V 0,5 400 Lin = = =. 956mH Eq.3-4 I f 50k Lin s ( 6,767 0,) 3... Cálcul d indutr: a) Esclha d núcle d indutr: A L I I, 956m 6, 73 4, 77 in p inef e Aw = 0 =. 0 = 0, 53cm Eq.3-5 K w Bmax J max 0, 7 0, 7 50 Utiliza-se núcle EE65/39 A 4 e A w = 0, 53cm Ae = 7.98cm Aw = 3, 7cm Eq.3-6 c) Cálcul d númer de espiras: N Lin I p 9, 5m 6, 73 = = = 93esp Eq.3-7 B A 0, 7 7, 98 max e d) Penetraçã Máxima da Crrente para 00ºC: 5 5 DP max = = = 0, 067cm Eq.3-8 fs 50000

58 35 Utiliza-se entã cndutr 7AWG e) Cálcul d diâmetr d cndutr: S = 0, cm Eq e.5) Sessã d indutr: Iinef S Lin = J max = 0, 09cm Eq.3-0 f) Númer de fis pr vlta: = SLin Nfp S7 = 9 Eq.3- g) Entreferr Ttal necessári: 7 N Lin µ Ae 93 4π0 7, 98 l g = = =, 934m Eq.3- Lin, 956m h) Entreferr em cada perna g l g = l =, 467m Eq.3-3 i) Cálculs das perdas envlvidas i.) Perdas n Cbre Rc NLin lm Iinef 0, , 8 4, 785 Pcu = = = 3, 74W Eq.3-4 Nfp 9 i.) Perdas d Núcle B = 0, Bmax = 540G Eq.3-5 Pmag = Pp ρ Vn = , 3 =, 5W Eq.3-6 j) Variaçã de Temperatura

59 36 Ptt = Pcu + Pmag = 3, 74+, 5 = 5, 994W Eq.3-7 Λ T = Rc Ptt = 6, 573 5, 994 = 39, 395º C Eq Cálcul d Capacitr de Saída Cm mencinad capítul anterir capacitr pde ser calculad da seguinte maneira: C = P 000 = = 663,46 F π f V V π Eq.3-9 µ ( 400 0,05) Crrente eficaz n Capacitr I Cef = P ma η Vin I P + η Vin + I = =, , 5 + +, 5 = A 0, , Eq Esfrçs ns Transistres a) Crrente Média ns Transistres: I P 000 = π 8π η V 8π 0, 95 0 ( 4 ma π ) = ( 4 0, 77 ) = 0, A Tmed 49 in Eq.3- b) Crrente Eficaz ns Transistres: P π π 4 ITef = ma = 0, 77 =, 394A η Vin π 3 0, 95 0 π 3 Eq.3- c) Crrente de Pic ns Transistres: A crrente máxima n transistr para cada instante de ω t pde ser visualizada através da figura 3-.

60 ITefmax=.368A ITefi( wt) Figura 3- Variaçã da crrente n transistr em funçã de ω t. d) Tensã Máxima Reversa sbre s Transistres: V = + V = V Eq.3-3 Tpic 400 wt 3..5 Esfrçs ds Dids a) Crrente Média n did: I P 000 = π 8π η V 8π 0, 95 0 ( 4 + maπ ) = ( 4 + 0, 77 ) =, A Dmed 735 in Eq.3-4 b) Crrente Eficaz n Did: P π 000 π I Def = + ma = + 0, 77 = 3, 083A η Vin π 4 3 0, 95 Vin π 4 3 Eq.3-5 c) Crrente de Pic n Did: da figura 3-. A crrente máxima n did para cada instante de wt pde ser visualizada através

61 38 IDefi( wt) IDefmax=6.376A wt Figura 3- Variaçã da crrente n did em funçã de wt. d) Tensã Máxima Reversa n did: V = V = V Eq.3-6 Dpic 400 Assim, através destas especificações, fi inicialmente selecinad cmpnente para realizar a funçã de interruptr, designad pr IGBT IRGP35B60PD. Estes transistres apresentam did em antiparalel n mesm encapsulament, nã send necessária a utilizaçã de dids externs. Para a esclha adequada d cmpnente, devem-se cnsiderar as perdas apresentadas ns prcesss de cnduçã, cmutaçã e recuperaçã d did, que acarretam seu aqueciment. A tabela apresenta s valres de calculads cmparads cm valr de simulaçã. Tabela Cmparaçã entre valres Calculads e Simulads Valr Calculad Valr Simulad Crrente Média na Chave 0,49A 0,55A Crrente Eficaz na Chave,394A,60A Crrente Média n Did,735A,4399A Crrente Eficaz n Did 3,083A,779A Crrente Eficaz n Capacitr 4,86A 3,998A

62 39 3. Cálcul Térmic 3.. Perdas pr Cnduçã n Transistr ma V V ma P ( cnd ) = + + csφ V CEO I CM ] π 8 CEN CEO + I CM 8 3π I CN 0,77,7,5 0,77 P ( cnd ) = , π 0 π 8 P( cnd ) = 4, 63W Eq Perdas na Entrada n Transistr P ( n) = Vt 8 r CM CN I V 0, ,8 + 3 π I P( n )... 3 = I I f s +... CM CN , ,8 + π P n 7, 85W ( ) = I + 0,005 I CM CN + 0, Q rr 0,38 I + 0,8 + π I 0, CM CN I CM t rr f s Eq.3-8 0, , π Perdas n Blquei Transistr I CM P = + ( ff ) V I CM t f f s Eq.3-9 3π 4 I CN P ( ff ) = P ff 0, 7W ( ) = π 4 6 0

63 Perda Ttal para Transistr P = P + P + P Eq.3-30 chave ( cnd ) ( n) ( ff ) P chave =,6W 3..5 Perdas pr Cnduçã n Did V V ma PD ( cnd ) = + + csφ VFO I CM Eq.3-3 π 8 ma FN FO + I CM 8 3π I FN P D 0,77 0,9 0,77 ( cnd ) = , π 0 π 8 P D( cnd ) = 0,503W 3..6 Perdas pr Entrada em cmutaçã n Did P D( n) = I CM 0,38 0,8 + π I CN V 3 0,8 I ,05 π I I + 0,005 I CM CN I CM t rr CM CN Q rr +... f s Eq.3-3 P D( n) P D( n) = = V 3 0, , ,005 π 0 0 0, , π 0 3,3856W 6 Q rr +... f s 3..7 Perdas Ttais n Did P = P + P Eq.3-33 Did D( cnd ) D( n) P Did = 0,503W + 3, 3856W

64 4 P Did = 3,8888W 3..8 Perdas n Transistr e Dids P = P + P Eq.3-34 Ttais Ttais IGBT P = P + P IGBT P Ttais = 6, 05W Dids Dids 3.3 Cálcul Térmic 3.3. Cálcul da temperatura de cápsula para TRANSISTOR Cm módul esclhid para a implementaçã da etapa de ptência fi módul IGBT IRGP35B60PD, tem-se que s dads para este cmpnente sã: Rjc(th) = 4,7º C/W Rcd(th) = 0,5º C/W Tj,chave = 50º C T c, chave T j, chave Pchave R jc( th), chave = Eq.3-35 T c, chave = 50,6 4,7 T c, chave = 97, 4 C 3.3. Cálcul da temperatura de cápsula para DIODO Dads para did: Rjc(th) = 4,9º C/W Rcd(th) = 0,5º C/W Tj,chave = 50º C T c, did T j, did Pdid R jc( th), did = Eq.3-36 T c, did = 50 3,89 4,9 Tc did 30, 94, = C

65 4 Assim, cm a menr temperatura da cápsula (Tc) calculada fi 30,94º C esta será a temperatura usada para cálcul d dissipadr Cálcul da Temperatura d Dissipadr. T = T R 4P + 4P ) Eq.3-37 d j cd ( chave did T d = 50 0,5 (4,6+ 4 3,89) Td = 66, 99 C Especificaçã da Resistência Dissipadra Ambiente Máxima (R da(th) ). R da( th) R da ( th) Td Ta = Eq P + 4P chave did 66,99 50 = 4,6+ 4 3,89 Rda th 3,877 C / W ( ) = Esclha d Dissipadr Dentre s dissipadres dispníveis n labratóri, será utilizad dissipadr P4, que pssui resistência térmica inferir à requerida pel circuit de ptência. 3.4 Cnclusões Fi pssível, através d trabalh desenvlvid neste capítul, dimensinar as chaves e dids que serã utilizads na estrutura d cnversr. Fi pssível também dimensinar através de valres quantitativs capacitr de saída, bem cm indutr de entrada, assim cm suas características a partir ds equacinaments levantads n capítul anterir. Pr últim se especificu qual dissipadr a ser utilizad através ds cálculs térmics abrdads na bibligráfica, também mencinada capítul anterir.

66 43 Desta maneira fram levantads praticamente tds s cmpnentes para a mntagem da estrutura de ptência d cnversr, restand entã seguir para a análise e prjet d cntrladr.

67 44 CAPÍTULO 4 4 PROJETO DO SISTEMA DE COMANDO E CONTROLE 4. Intrduçã Neste capítul é feit um estud d prjet d cmpensadr digital para cnversr de crrente reversível mnfásic, cujas características de funcinament fram abrdas previamente n capítul anterir. Neste estud será utilizad métd de Cntrle pr Valres Médis, amplamente aplicad em trabalhs científics, pis se trata de um métd bastante rbust. Prém, a ênfase aqui será dada à aplicaçã d us ds cmpensadres usand a técnica digital, pis cnsiderá-se que a técnica de cntrle pr valres médis instantânes analógics já é amplamente cnslidada, através de váris estuds e publicações [] a [8]. Prtant, neste trabalh, que será feit é utilizar as prpsições mencinadas ns trabalhs referids a acima para prjetar um cmpensadr utilizand prcessament digital de sinais. Cabe salientar que as regras utilizadas para prjet ds cmpensadres digitais serã as mesmas que sã usadas n prjet ds cmpensadres analógics, pis embra tratament matemátic seja diferente, a filsfia aplicada é a mesma. 4. Visã Geral d Diagrama de Cntrle A figura 4- mstra diagrama de blcs funcinal d métd de cntrle pr valres médis de crrente, nde nta-se a existência de duas malhas de cntrle, um laç intern de cntrle da crrente de entrada e um laç extern de cntrle de tensã de saída. 4.. Malha de crrente A malha de crrente é prgramada para seguir a referência de crrente que pssui frma senidal. Ns cntrles cnvencinais este frmad senidal é retirad através de um sensr de tensã de entrada, cm ilustrad na figura 4-. Prém, n cntrle digital, estes valres serã gerads internamente n prcessadr, nã necessitand mais da presença deste sensr, cm será detalhad psterirmente. N cas d cntrle

68 45 cnvencinal a referência de crrente senidal tem sua amplitude mdulada pel sinal prveniente d cmpensadr de tensã. V ci ei V cv ev Figura 4- Diagrama de blcs d cntrle d Cnversr(Malha de Crrente). A figura 4- mstra diagrama de blcs da malha de cntrle da crrente (em negrit) d cnversr. A malha de cntrle da crrente se caracteriza pr ser uma malha de velcidade rápida, send respnsável pela variaçã da razã cíclica d retificadr. Cm pde ser ainda visualizad na figura 4-, esta crreçã da razã cíclica é realizada a partir da amstragem da Crrente de entrada I Lin d retificadr, através de um sensr que intrduzirá um ganh K i n sistema. Esta amstra é entã cmparada cm a crrente de referência resultand em um err de crrente e i. Este err será intrduzid n cmpensadr de crrente que será respnsável pr gerar um sinal de cntrle que determinará a razã cíclica e assim, através d blc PWM, será pssível a geraçã ds sinais para as chaves da planta.

69 46 Figura 4- Diagrama de blcs d cntrle da malha de crrente. 4.. Malha de Tensã entrada. A tensã de saída é cntrlada alternand-se valr da amplitude da crrente de V ci ev V cv ev Figura 4-3 Diagrama de blcs d cntrle d Cnversr(Malha de Tensã). A figura 4-3 mstra diagrama de blcs da malha de cntrle de tensã (em negrit) d retificadr. Esta malha, mnitra Tensã de Saída V através de um sensr de tensã, que também intrduz um ganh a sistema. Esta medida é cmparada cm uma tensã de referência pré-definida, gerand-se um err de tensã ev, que será levad a cmpensadr da malha de tensã. Este cmpensadr será respnsável pela geraçã d sinal

70 47 de cntrle de tensã V cv que será multiplicad pr um sinal senidal, determinand a frma da crrente de referência. Em sistemas cnvencinais, cm cntrle analógic, este sinal senidal é btid da própria entrada d retificadr. Prém neste estud, cm será usad um cntrle utilizand um prcessadr digital, este sinal será gerad usand uma funçã matemática interna d prcessadr. Assim send, sinal de cntrle V cv multiplicad pel sinal senidal gerad darã rigem à crrente de referência, que será sinal de entrada para a malha de crrente cm explicad anterirmente. Na saída da malha de crrente tem-se a crrente de entrada d cnversr, cuja amplitude será respnsável pela variaçã da tensã de saída d retificadr. Cm pde ser ainda visualizad na figura 4-4. Figura 4-4 Diagrama de blcs d cntrle da malha de Tensã. O diagrama de blc cmplet é mstrad na figura 4-5, nde pde-se bservar n interir da área pntilhada a malha de crrente, que recebe sinal de referência prveniente da malha da tensã, que pr sua vez gera um sinal de saída que é aplicad na planta de tensã, e entã refaz cicl através da malha de tensã.

71 48 Figura 4-5 Diagrama de blcs d cntrle cmplet. 4.3 Diagrama de Blcs de Cntrle Usand DSP Para que seja utilizad um cmpensadr digital é necessári acrescentar alguns blcs, tend em vista algumas características inerentes a este tip de cntrle, cm mstrad na figura 4-6. Uma destas mdificações está lcalizada n sensr de tensã de entrada, que fi eliminad, pis a amstra da tensã senidal pde ser gerada através de uma tabela de pnts na memória de prgrama d cmpensadr usand DSP. Desta maneira, a frma de nda de crrente que se quer na entrada nã dependerá da tensã de entrada, pdend ser uma senide quase perfeita.

72 49 Figura 4-6 Diagrama de blcs d cntrle de um Cnversr de Crrente. Os filtrs anti-aliasing sã intrduzids para atenuar as cmpnentes de freqüência superir à metade da freqüência de amstragem. Este efeit crre quand um sinal de alta freqüência assume a identidade de um sinal de uma freqüência inferir. Os circuits de amstragem e retençã sã circuits interns a DSP para realizar a amstragem de dads através ds cnversres analógic para digital (ADC) e serã abrdads em capítul específic que tratará d prcessadr utilizad. 4.4 Funções de Transferência d Retificadr Para que um cmpensadr de crrente adequad pssa ser definid é indispensável definir a priri a funçã de transferência para pequens sinais d estági de ptência. E para bter mdel para grandes sinais é necessári representar cnversr em pnte cmpleta, reapresentad aqui na figura 4-7, através de seus valres médis.

73 50 Figura 4-7 Esquema d Cnversr Reversível em crrente Funçã de Transferência para Cntrle de Crrente A funçã de transferência G i (s) pde ser btida da maneira descrita neste item. A figura 4-8 mstra mdel para grandes sinais para este cnversr, em funçã da freqüência de chaveament. A tensã V in representa a tensã senidal da entrada d retificadr, L in é indutr de filtragem da entrada d cnversr e a saída é representa da pr um fnte CC, nde valr médi desta fnte, cm já fi equacinad anterirmente, depende da tensã sbre capacitr V e da razã cíclica D, cm mstrad na figura 4-8. Figura 4-8 Mdel para grandes sinais. Assim a Tensã V s, em peraçã cntínua pde ser calculada pela Eq.4-. V di ( t) dt in in + Lin = ( D ) V Eq. 4- u ainda di in ( t) ( D ) V = dt L in V in Eq. 4-

74 5 Entã, para se bter a funçã de transferência da crrente I f em funçã da variaçã de D, i.e. D, é necessári gerar uma perturbaçã n sistema que prduza uma pequena variaçã I f, cm mstra a Eq.4-3. di in ( t) d I in ( t) V + = dt dt ( ( D + D) ) V L in in Eq. 4-3 Clcand a expressã Eq. 4-3 em um frma mais cnveniente tems a Eq di in ( t) d I in ( t) Vin ( D ) V D V + = dt dt L L in in Eq. 4-4 Através da Eq. 4-4 tems que di in ( t) V = dt in ( D ) V L in Eq. 4-5 Da mesma frma btém-se a equaçã Eq. 4-6 d I in ( t) D V = dt L in Eq. 4-6 Aplicand a Transfrmada de Laplace na equaçã Eq. 4-6, btém-se: s I Assim D( s) V in ( s) = Eq. 4-7 Lin I in ( s) V = D( s) s L in Eq. 4-8 A equaçã Eq. 4-8 é valida apenas para altas freqüência pis fi deduzida cnsiderand-se que a tensã d lad CC d cnversr seja cnstante (V = cnstante), i.e., sem ndulaçã. Devid a este fat a equaçã Eq. 4-8 é denminada de funçã de transferência simplificada.

75 Funçã de Transferência para Cntrle de Tensã Nesta seçã será btida a funçã de transferência da malha de tensã d cnversr, bem cm cmpensadr de tensã. Para se prjetar cmpensadr adequad é necessári se cnhecer a funçã de transferência de tensã d cnversr. Para um cnversr mnfásic a crrente média na saída pde ser relacinada cm a crrente n indutr através da seguinte expressã: I = ( D ) Eq.4-9 med I Lin figura 4-9. Cm esta simplificaçã pdems representar cnversr pel mdel ilustrad na Figura 4-9 Circuit simplificad d cnversr. A crrente frnecida pela fnte de crrente é igual a smatória das crrentes n capacitr e n resistr de carga, lg: dv V ( D ) I Lin = C + Eq.4-0 dt R Aplicand Laplace na Eq. 4-0, btém-se a Eq. 4-, que representa a funçã de transferência d cnversr necessária a prjet d cmpensadr de tensã. V ( s) I Lin ( s) R (D ) = + s R C Eq. 4-

76 Funçã de Transferência d filtr anti-aliasing Aliasing é um fenômen que crre em sistemas amstrads e que pde ser entendid cm send quand um sinal de alta freqüência (uma freqüência superir a metade da freqüência de amstragem) assume a identidade de um sinal de uma freqüência inferir (abaix da metade da freqüência de amstragem), cm mstrad na figura 4-0. Iss crre prque nã existe uma quantidade de amstras suficientes para caracterizar sinal e este fenômen pde ser facilmente visualizad e cmpreendid analisand-se espectr em freqüência de um sinal amstrad. Figura 4-0 Efeit anti-aliasing. Através ds estuds em [] a [5], pde-se prjetar um filtr para evitar fenômen de aliasing atenuand-se as cmpnentes de freqüência superir à metade da freqüência de amstragem. A funçã de transferência d filtr é apresentada na Eq. 4- k G f ( s) = Eq. 4- s + k Onde: k =π fa Eq. 4-3 Para implementar este filtr fi cnstruíd um filtr analógic representad na figura 4-. A funçã de transferência deste filtr é dada pela Eq. 4-. Para cada variável mnitrada deve ser inserid um filtr em série cm sinal.

77 54 Ca Ra Rb (+)Vin (-) Vin + Rb Vut (-)Vin (+) Vin - Ca Ra Se (-)Vin é zer: 0 Figura 4- Diagrama esquemátic d filtr de anti-aliasing. V ( s) V in ( s) = Ra Rb s C R a a + Eq. 4-4 Se Ra = Rb: Gf V ( s) = = V ( s) s C a a ( s) Eq. 4-5 in a R a C R = + s + C R a a Cmparand as Eq. 4- e Eq. 4-6 cnclui-se que: k = C a R a Eq. 4-5

78 Funçã de Transferência d Mduladr PWM Para equacinament da funçã de transferência d mduladr PWM é utilizad métd prpst pr Barbi[3]. A prtadra utilizada é uma nda triangular que pssui valr mínim nul (V L =0V) e valr máxim igual a V H, cm representad na figura 4-. Lg, cm a razã cíclica é definida cm temp (T ff ) em que a tensã de cntrle V C é menr d que valr da prtadra, pde-se retirar a relaçã descrita através da Eq pwm Figura 4- Frma de nda para geraçã d PWM. Tff D = Eq. 4-6 T Cnsiderand uma prtadra triangular simétrica entre as rampas de subida e descida, pde-se, cm us da prpriedade de semelhanças entre triânguls, retirar a relaçã descrita através Eq VH T pwm = Vc T ff Eq. 4-7 Substituind a Eq. 4-9 na Eq. 4-8 pde-se chegar a uma relaçã entre a razã cíclica D(s) e a tensã de cmparaçã V C (s), apresentada em Eq K PWM D( s) ( s) = = Eq. 4-8 V ( s) V c H O sinal triangular, cuj valr máxim é V H, é incrementad e decrementad discretamente de acrd cm a freqüência d clck d DSP, que é de 40MHz.

79 56 Figura 4-3 Valr da nda triangular send incrementada a cada períd d clck. Além diss, a tensã de cmparaçã só pde ser atualizada a cada inici d períd de chaveament, pis nã é pssível mdificar valr da tensã de cmparaçã durante períd de chaveament, Tem-se entã a situaçã mstrada na figura 4-4. Figura 4-4 Valr de Vc send atualizad a cada períd Tpwm. Lg, pde-se assumir que: T PWM = T s Eq. 4-9 Assim, tem-se a prprçã: V H T T s ck Eq.4-0 Realizand a regra de três tems a Eq. 4-, que frnece valr máxima da nda triangular em funçã da freqüência de chaveament desejada e da freqüência d clck.

80 57 V H = f f ck s Eq. 4- Assim, valr de pic a pic da nda triangular é 400, uma vez que a freqüência de clck utilizad é de 40MHz e freqüência é de chaveament de 50kHz. O ganh d mduladr PWM é dad pela Eq. 4-. K PWM ( s) = = = 0,05 Eq. 4- V 400 H 4.7 Funçã de Transferência d Cnversr A/D A Eq. 4-3 mstra a relaçã entre a tensã da entrada analógica(v AN ) e valr digitalizad através d cnversr A/D(V DIG ). ( VAN VLO ) ( V V ) n DIG = Eq. 4-3 HI LO V A tensã de aquisiçã (V AN ) d cnversr A/D d DSP TMS30LF40x pde estar entre a tensã de nível baix V LO = 0V e a tensã de nível alt. O cnversr desta família de DSP pssui 0 bits de resluçã. De psse destas infrmações, é pssível calcular ganh intrduzind na amstragem de um sinal, que é dad pr: K AD V V n DIG = = Eq. 4-3 AN V HI 4.8 Funçã de Transferência d Sensr de Crrente O sensr de crrente utilizad deve frnecer uma tensã de saída uniplar, pis DSP pssui uma tensã de alimentaçã de 0 a 3.3V. Para iss fi utilizad sensr de efeit hall LTS 5 NP, cuja tensã de entrada depende da crrente de fund de escala (Ip) adtada. O esquema simplificad d sensr pde ser visualizad na figura 4-5.

81 58 Figura 4-5 Diagrama esquemátic d Sensr de Crrente Para um crrente Ip de A, e uma variaçã da entrada de 6A a 6A, pde-se traçar a variaçã da tensã de saída que é frnecida pela Eq. 4-4 e pde ser visualizada através da figura 4-6. I p Vin( I = + p ), 5 0, 6 Eq. 4-4 I pn nde I p é a crrente de fund de escala(-a à A) I pn é range da crrente a ser medida (aprximadamente -7A à 7A) 3.8 Vinr( Ip) Ip 6 Figura 4-6 Relaçã entre crrente de fund de escala e tensã de entrada. O primeir valr que aparece na equaçã é deslcament uniplar inerente d sensr. Prém este valr é um valr muit próxim d valr da tensã de alimentaçã d DSP, pr iss é necessária a utilizaçã de um divisr de tensã para reduzir este valr. Lg a funçã de transferência d sensr passar a ser dada pela Eq. 4-5 V( Ip ) Vin( Ip ) = R R + R = Ksi Eq. 4-5

82 59 nde, R e R sã s resistres que cmpõem divisr de tensã. 4.9 Metdlgia de prjet para cntrladres digitais Em Ogata [4], sã estabelecids alguns prcediments para prjet utilizand plan w.. Obtém-se inicialmente a funçã de transferência G(z), da planta após a amstragem e retençã(sample and hld). Entã se aplica a transfrmada bilinear para bter-se a funçã de transferência n dmíni de w. É imprtante que períd seja aprpriadamente esclhid.. Entã deve-se, substituir jω pr jυ em G(jω) e traçar s diagramas de Bde para G(jυ). 3. Assim, cm diagrama traçad deve-se ler err estátic, a margem de fase e a margem de ganh. 4. Assumind que ganh de baixa freqüência da funçã d cmpensadr H(w) é unitária, determinar ganh d sistema que satisfaça a cnstante de err estática. Entã, usand as técnicas de prjet cnvencinais para sistemas de cntrle cntínus n temp, determinar s póls e zers da funçã de transferência d cmpensadr digital. 5. Realizar a transfrmada da funçã de transferência d cmpensadr H(w) em H(z) usand a transfrmaçã bilinear inversa, btend a funçã de transferência amstrada d cmpensadr digital. 6. Implementar a funçã amstrada H(z), usand equações a diferenças, através de um algritm cmputacinal Transfrmações Bilineares O prjet de um cmpensadr digital pde ser dividid em duas partes fundamentais. A primeira e mdelament matemátic e a segunda é prjet d cmpensadr prpriamente dit.

83 60 N mdelament matemátic busca-se equacinament que descreva prcess e que pssa ser usad para análise e estud d sistema de cntrle. Cm referência para este trabalh utilizu-se prcediment descrit pr Ogata [7] e Tmazzelli []. Para implementar cmpensadr n dmíni d temp discret é necessári a priri aplicar a transfrmada z sbre s mdels btids anterirmente para a planta d retificadr. Assim, será aplicada a transfrmada z na funçã de transferência cm a presença ds cnversres A/D e D/A cm mstra a figura 4-7. Figura 4-7 Diagrama de blcs d prcess n dmíni de s e cnvertid para dmíni de z. Existem, a priri, duas frmas de prjetar um cmpensadr digital. A primeira tratase de uma aprximaçã que cnsiste n prjet d cmpensadr n dmíni s e a bter equacinament cmplet e suas cnclusões, utiliza-se algum métd de discretizaçã pr aprximaçã para bter a funçã de transferência n dmíni z A segunda frma para se prjetar um cmpensadr digital é através de um métd analític, basead nas ferramentas de prjet d dmíni de z aplicadas na funçã de transferência discretizada [7]. Este métd pssui uma precisã mair d que métd anterir Transfrmada z e w Assim cm é utilizad para prjet de cmpensadres n dmíni s, métd de respsta em freqüência pde ser utilizad de maneira análga para prjet de cmpensadres n dmíni discret z. Neste métd pde-se utilizar diagrama de Bde para verificar a necessidade de mdificaçã na respsta em freqüência pela inserçã de um cmpensadr a fim de bter-se a respsta desejada. Prém, a se utilizar dmíni z perdese a simplicidade ferecida pels diagramas de Bde, pis a freqüência aparece em um term expnencial cm mstrad na Eq. 4-6.

84 6 z jωta = e Eq. 4-6 Para se cntrnar este prblema pde-se utilizar a transfrmada bilinear para fazer remapeament da variável cmplexa z n plan w, cm apresenta a Eq. 4-7 Ta + w z = Ta w, Eq. 4-7 nde, Ta é períd de amstragem d sistema. A se utilizar a transfrmada bilinear, s métds de respsta em freqüência aplicads n plan s pdem ser aplicads a plan w. z w = Eq. 4-8 Ta z + Através das transfrmações z e w, semiplan esquerd d plan s é primeir mapeada dentr d círcul unitári n plan z e entã mapeada em td semiplan esquerd d plan w. Os dis prcesss sã mstrads na figura 4-8. Figura 4-8 Mapeament usand a transfrmaçã bilinear. Substituind jω pr jv, pde-se entã, usar as técnicas de respsta em freqüência para bter diagrama de bde para a funçã de transferência n plan w. É válid ressaltar que apesar de plan w remapear plan s, eix de freqüência n plan w é distrcid. Esta freqüência, denminada freqüência fictícia v, se relacina cm ω através da Eq ωta w = j tan Eq. 4-9 Ta

85 6 Ou ωta υ = tan Eq Ta Distrções resultantes da digitalizaçã Segund Ogata [4]variand valr de v, cm mstrad através da figura 4-9, de π zer a infinit, a transfrmaçã bilinear cmprime a variaçã de ω de zer a ω n = Ta (Freqüência de Nyquist). Para gráfic mstrad na figura 4-9 fi cnsiderad um períd de amstragem de 0,00s u seja khz. Lg ω é cmprimid de 0 a 300. Distrçã Da Freqüência n Plant w 0000 Freqüência n Plan w F s Freqüência n Plan s Figura 4-9 Distrçã na freqüência devid a mapeament usand a transfrmaçã bilinear, cm Ou seja, para ω pequen tems: Ta=ms. ω = v Eq. 4-3 Ist significa que para pequens valres de ωt as funções de transferência G(s) e G(w) tendem a ser iguais, cm mstra a figura 4-0.

86 63 Distrçã para Freqüência Pequenas Freqüência n Plan w Freqüencia n s Freqüência n Plan s Figura 4-0 Distrçã menr para freqüência pequenas, cm Ta=ms. A figura 4- mstra gráfic de distrções para freqüência ω de zer a 0kHz. Distrçã para Freqüência até 0kHz em S Freqüência n Plan w n P s Freqüência n Plan s Figura 4- Distrçã para freqüência n plan s até 0kHz, cm Ta=ms.

87 64 Prém, a freqüência de amstragem de um DSP é muit mair que khz, cm fi cnsiderad acima. Assim, pr exempl, para um DSP da família 4xx da Texas Instruments, cuj temp de cnversã de um sinal analógic para digital é de 500n, tems que esta distrçã em w será ttalmente desprezível. A figura 4- apresenta a distrçã para um períd de amstragem Ta de micrsegund. Distrçã para Freqüência até 50kHz em S Freqüência n Plan w w Freqüência s Freqüência n Plan s Figura 4- Distrçã para freqüência n plan s até 50kHz, cm Ta=us. 4.0 Prcediment de Prjet ds Cmpensadres Digitais Após a btençã das funções de transferência ds respectivs blcs que cmpõe mdel de acinament e cntrle d cnversr, pde-se adtar prcediment para prjet d cmpensadr. Inicialmente serã listadas as especificações para desenvlviment d prjet d cmpensadr, que, devid a fat de ser usada a transfrmaçã bilinear para plan w, se assemelham às ds sistemas de cntrle cntínus. Assim, cm será utilizada a metdlgia de prjet através da transfrmaçã bilinear d plan s para plan w, aplica-se métd de respsta em freqüência para plan w, nde cnseqüentemente ganh e a fase sã determinads em funçã da freqüência ns requisits de prjet que sã traçads a seguir segund Batshauer [] e

88 65 segund s requisits prpsts pela metdlgia de prjet para sistemas cntínus n plan s que sã citadas em Barbi [3] e Tmazelli [].. Margem de fase entre 45 e 90 ;. A inclinaçã na curva de ganh para sistema em laç abert deve ser de 0dB / década ; 3. Err estátic nul; 4. A freqüência de cruzament da curva de ganh cm eix de 0dB, para sistema em laç abert deve ser n mínim quatr vezes menr d que a freqüência de chaveament; fs fc < 4 ωs ϖ c < 4 5. A freqüência de chaveament deverá ser pel mens 0 vezes menr d que a freqüência de amstragem. fa fs < 0 ωa ϖ s < 0 Para realizar prjet em freqüência para sistemas cntínus será seguida a metdlgia apresenta em Ogata [4], trançand-se um paralel entre a analise cntinua e discreta. 4. Prjet d Cmpensadr de Crrente 4.. Funçã de Transferência n Plan s O prjet d cmpensadr de crrente deve ser iniciad através da representaçã em diagrama de blcs para a malha de cntrle cm é apresentada na figura 4-3 e que já fi apresentada anterirmente em funçã das equações de transferência de cada blc.

89 66 Figura 4-3 Malha de cntrle da crrente cm funções de transferência. Lgicamente a funçã de transferência d cmpensadr nã é apresentada, pis bjetiv deste estud é defini-la. O blc de amstragem e retençã é definid em Ogata [7] e Barczak [0], nde Ta é períd de amstragem d sinal. Para efeit de prjet é interessante fazer cm que a freqüência de amstragem seja suficientemente alta, de md que prjet d filtr anti-aliasing fique cm uma freqüência de cruzament suficientemente alta de frma que pssa nã influenciar na análise d sistema na faixa de freqüência de interesse. Desta maneira, filtr pderá ser eliminad na análise. Outra cnsideraçã que pde ser feita, ainda n diagrama de blcs, é a visualizaçã d blc d mduladr PWM cm parte integrante da planta de crrente, e assim, dand rigem a uma nva funçã G i (s), representada na Eq V Gi ( s) = Eq. 4-3 L V s in H 4.. Funçã de Transferência n Plan z A figura 4-4 apresenta as simplificações descritas e apresenta cmpensadr de crrente cm uma funçã de transferência H i (z)

90 67 Figura 4-4 Malha de cntrle da crrente simplificada. Assim, de psse das funções de transferência, deve ser agra realizar a transfrmaçã bilinear para dmíni d plan z. Esta transfrmaçã é feita a partir da relaçã apresentada na Eq.3 e reapresentada aqui na Eq sta z = e Eq Neste cas, pde-se definir G i (z) da seguinte maneira: G i ( z) e = Ζ s sta V s L in K PWM K AD G G i i sta ( z) = Z ( e ) ( z) = ( z ) V L in V L in K K s PWM K AD PWM K T a AD z ( z ) G i ( z) = V L in K PWM K AD T z a ( z ) V Ta Gi ( z) = K PWM K AD Eq L in ( z ) 4..3 Funçã de Transferência n Plan w Cm descrit anterirmente, para que seja pssível us d métd de prjet de cmpensadres a partir da respsta em freqüência, deve-se fazer a cnversã da funçã de

91 68 transferência G i (z) d plan z para plan w, dand rigem a G i (w) através da transfrmada bilinear, nde + Ta w z = Eq Ta w V Ta Gi ( w) = K PWM K AD Eq.4-36 L + Ta in w Ta w T ( Ta a w) (( + Ta w) ( Ta w)) V Gi ( w) = K PWM K AD Eq.4-37 L in V Ta w Gi ( w) = K PWM K AD Eq L w in 4..4 Funçã de Transferência de Malha Aberta (FTMAi) Assim, a malha de cntrle de crrente pde ser redefinida n plan w cnfrme mstrad na figura 4-5, nde agra cmpensadr de crrente é substituíd pela funçã de transferência H i (w). Figura 4-5 Malha de cntrle da crrente simplificada. Deve-se, agra, bter a funçã de transferência de malha aberta d sistema (FTMA i ), a qual é apresentada pela Eq V Ta w FTMA i = H i ( w) K PWM K AD K i Eq L w in

92 Análise da respsta em freqüência da FTMAi A partir deste pnt, para que seja pssível prjet d cmpensadr é necessári lançar mã ds parâmetrs de prjets calculads e especificads para retificadr, nde estes definirã ganh para a FTMA i. Deve-se definir também utrs parâmetrs, tais cm a freqüência de amstragem (fa) e a freqüência de chaveament d cnversr (fs). Desta frma, tem-se: Tabela Valres para prjet d cntrladr de crrente Descriçã da Variável Freqüência de Amstragem Freqüência angular de amstragem Freqüência de chaveament Freqüência angular de chaveament Tensã de saída Valres fa = 500kHz ω a = 340krad / sec fs = 50kHz ω s = 34krad / sec V = 400V Ganh d sensr de crrente K i = 0, Indutr de entrada Freqüência d clck intern d DSP L in = 6mH fck = 40MHz Cm estes valres pde ser calculad inicialmente máxim valr que pde ser alcançad pela rampa triangular para ser cmparada cm sinal de referência para geraçã d PWM. V H = f f ck s Eq M V H = = 400 Eq kHz Em seguida pde ser calculad ganh prmvid pel ADC.

93 70 K AD V n DIG = = Eq.4-4 V AN V HI K AD 04 = = 3,3 30 Eq.4-43 Assim, a equaçã de malha aberta pde se trnar: w FTMAi ( w ) = H i ( w) 30 0, 4 Eq , 5 w A figura 4-6 apresenta um cmparativ entre a funçã de transferência da planta n dmíni de w (Eq. 4-44) e s (Eq. 4-45), cnsiderand H i (w) unitári. FTMAi( s ) 400 = K i Gi () s = Eq , 5 s Pela análise da figura 4-5, pde-se perceber que a respsta em freqüência para a funçã de transferência n plan s e w apresentam mesm cmprtament até a freqüência de aprximadamente 0 khz, nde a partir deste pnt, err na fase passa a ser cnsiderável, devid a presença de um zer na funçã de transferência gerad pel prcess de amstragem. A imprtância deste tip de análise pde ser entendida quand deseja-se traçar paralels entre prjets n plan s e w, pis plan w apresenta uma certa distrçã ds valres de freqüência, que pde ser determinada a partir da Eq Para baixas freqüências, quand cmparadas a freqüência de amstragem, a distrçã ds valres pde ser descnsiderada, fazend cm que mapeament entre plan s e w sejam similares. Prém, a medida em que a freqüência aumenta, aprximand-se da freqüência de amstragem, a distrçã aumenta, fazend necessári us de crreções para cnverter valres entre s plans s e w. ωta ν = tan Eq Ta Onde: ω é a freqüência angular n plan s

94 7 ν é a freqüência angular equivalente n plan w N desenvlver deste trabalh, assume-se que a distrçã entre s plans s e w é nula devid as valres utilizads cm freqüência de amstragem e banda passante d prcess. Fase FTMAis( ν ) FTMAiw( ν ) FTMAiw(υ) FTMAis(υ) ν υ(hz) Módul FTMAis( ν ) FTMAiw( ν ) FTMAis(υ) FTMAiw(υ) ν υ(hz) Figura 4-6 Respsta em freqüência para a planta de crrente cntinua e discreta. Verificu-se através d item anterir que a funçã de transferência d cnversr para estud da malha de cntrle da crrente é da pr: V Ta w G i( w ) = K PWM K AD K i Eq L w Desta funçã pde-se tirar algumas cnclusões: in. Ela pssui smente um pól na rigem, tend cm cnseqüência err estátic nul para uma entrada em degrau;

95 7. Gera sistema em malha fechada estável, já que a passagem pela freqüência de cruzament cm 0dB se dá cm uma inclinaçã de 0dB/década; 4..6 Prjet d Cmpensadr de Crrente Assim, utilizand a FTMA i, deve-se prjetar cntrladr de md a atender s requisits de prjet anterirmente apresentads. Através de uma análise ds requisits de desempenh d sistema perand cm cmpensadr e da análise da funçã de transferência em laç abert sem cmpensadr, pdem-se tirar algumas cnclusões que serã úteis para prjet d cmpensadr, haja vista que crret dimensinament ds cmpensadres é que garantirá a dinâmica esperada a circuit. Cm base nas características da FTMA i, pta-se em fazer prjet cm um cmpensadr de crrente d tip prprcinal, nde ganh é definid para que a freqüência de cruzament (υc) seja de 78,5krad (,5kHz), u seja um quart da freqüência de chaveament, 34krad/década (50kHz), garantind assim, que a curva de ganh passe pela freqüência de cruzament cm uma inclinaçã de -0dB/década devid a integradr na rigem existente na planta de crrente, e cm uma margem de fase aprximadamente 80. Desta frma, cmpensadr pde ser definid cm: i ( w) K Hi H = Eq nde: K Hi é ganh d cmpensadr; Cm ganh da FTMAi sem Hi(w) é: GdBi = -,07dB Cm ganh da FTMA i sem H i (w) é de 0,07dB para a freqüência de,5 khz, ganh k Hi deve ser prjetad de md a apresentar um ganh de 0,07dB, desta frma K Hi ( GdBi ) 0 = 0 Eq ( K Hi 0, 07 = 0lg ) Eq K Hi ( 0, 07 ) 0 = 0 Eq. 4-5

96 73 K Hi =,3 Eq. 4-5 Lg, determina-se ( w), 3 H i = Eq Analise da Influência d Cmpensadr Para ilustrar cm a inclusã d cntrladr H i (w) na FTMA i influi na respsta d sistema, diagrama de bde da funçã de transferência cm cntrladr é apresentada na figura 4-7, juntamente cm a respsta d sistema sem cntrladr (G i (w)) e a funçã FTMA i. FTMAiw ( ν ) Hi( ν ) + Fase FTMAiw ( ν ) Hi( ν ) FTMAiw(υ) 0 0 FTMAiw(υ)+Hi(υ) FTMAiw(υ) ν υ(hz) FTMAiw ( ν ) Hi( ν ) + Módul FTMAiw ( ν ) Hi( ν ) FTMAiw(υ) FTMAiw(υ)+Hi(υ) FTMAiw(υ) ν υ(hz) Figura 4-7 Respsta da FTMA i cm cntrladr de crrente.

97 Transfrmada Inversa d Cmpensadr De psse de H i (w), determina-se H i (z) pela igualdade w =. T a z z + Eq Entã, ( w), 3 H i = Eq ( z), 36 H i = Eq Equações de Diferenças para Cmpensadr de Crrente Entã, para implementar este cntrladr digital H i (z) usand meis cmputacinais é necessári realizar a transfrma inversa d H i (z) para dmíni discret e encntrar a equaçã a diferenças que representa sistema. Para tant, deve-se partir d princípi que cntrladr pde ser representad pr um blc de cntrle cm a sua respectiva entrada e saída, cnfrme figura 4-8. Figura 4-8 Representaçã d blc d cntrladr de crrente isladamente A partir da figura 4-8, pde-se definir Ui( z ) H i ( z) = =, 3 Eq Ei( z ) U i ( z) Ei( z ), 3 = Eq Transfrmand a Eq em uma equaçã a diferenças, tem-se u ( n ) =, 3 e ( n ) Eq i i

98 75 4. Prjet d Cntrladr de Tensã 4.. Funçã de Transferência n Plan s Os princípis que regem prjet d cntrladr da malha de tensã sã s mesms que regem prjet d cntrladr de crrente. Entã um paralel entre ambs pde ser traçad e s passs de prjet pdem ser generalizads. Cm pass inicial, cm reapresentad na figura 4-9, especificam-se as funções de transferência ds blcs envlvids n cntrle, excet a funçã de transferência d cntrladr de tensã, qual é bjetiv da análise. A definiçã da funçã Figura 4-9 Malha de cntrle de tensã. V I Lin () s () s é apresentada na Eq Pde-se cnsiderar que a amstragem das grandezas envlvidas n cntrle de tensã é a mesma utilizada n cntrle de crrente, Deste md, filtr anti-aliasing utilizad também pderá ter s mesms valres de freqüência de cruzament e cm a freqüência de cruzament d filtr é muit mais alta que a banda passante d cntrladr, seu efeit sbre a malha de cntrle pde ser desprezad. Outra simplificaçã que pde ser feita é a junçã de diverss blcs em um únic blc de md a facilitar a análise sbre a estrutura. Desta frma, a figura 4-9 pde ser simplificada dand rigem à figura 4-30, nde a funçã de transferência d cnversr necessária a prjet d cmpensadr de tensã é reescrita na Eq V i Lin ( s) ( s) R (D ) = + s R C Eq. 4-60

99 76 Para traçar as funções, e psterirmente dimensinar cmpensadr de tensã, utilizu-se índice mdulaçã para este cnversr dada pela Eq. 4-6 Vp D = ma = Eq. 4-6 V (V Pab ). nde, Vp é a representaçã simplificada da tensã entre s pnts a e b d cnversr G ( s ) = K v AD K M K K si AD Vp R V + s R C Eq. 4-6 Figura 4-30 Malha de cntrle de tensã simplificada. 4.. Funçã de Transferência n Plan z A próxima etapa d prjet cnsiste na discretizaçã das funções de transferência da malha de cntrle de tensã, dand rigem a G v (z). A K M Vp 3 = K R = = K si V 400 ( 555, ) 5683, AD = A R C = ,5µ 0, Eq = =

100 77 + = + = + = 0,6 89, 6,37 6, , ) ( s s A s A A s G v Eq ( ) ( ) + = A st v s A A s e Z z G Eq ( ) ( ) ( ) + = A st v s s A A e Z z G Eq Utilizand a técnica de expansã em frações parciais para desmembrar a Eq. 4-66, tem-se: ( ) ( ) + = A st v s A s A A A e Z z G Eq ( ) ( ) + = A st v s s A e Z z G Eq A partir da expansã em frações parciais, pde-se fazer as transfrmações das funções d plan s para plan z cm auxíli de tabelas de cnversã, nde se btém: ( ) ( ) = z e z z A z G A Ta v Eq ( ) = A Ta v e z z A z G Eq Funçã de Transferência n Plan w Cm auxíli da transfrmada bilinear apresentada na Eq. 4-70, pde-se fazer a cnversã da funçã de transferência G v (z) d plan z para plan w, dand rigem a G v (w).

101 78 ( ) + + = A T Ta Ta Ta Ta v e w w w w A w G Eq. 4-7 ( ) ( ) ( ) + = w e w w T A w G Ta A Ta Ta a v Eq. 4-7 ( ) + + = A Ta a A Ta a v e T w e w T A w G Eq ( ) = A Ta a A Ta a A Ta a A Ta v e T w e w T e T w e A w G Eq ( ) =.. A Ta A Ta A Ta A Ta v e Ta w e e Ta w e A w G Eq Funçã de Transferência n Plan de Malha Aberta (FTMAv) Assim, a malha de cntrle de tensã pde ser redefinida n plan w cnfrme mstrad na figura 4-3, nde agra, cmpensadr de crrente é entã substituíd pela funçã de transferência H v (w). Figura 4-3 Malha de Cntrle de Tensã Simplificada.

102 79 Deve-se, agra, bter a funçã de transferência em malha aberta d cmpensadr de tensã (FTMA v ), a qual é apresentada pela Eq FTMA (w) = H (w) G (w) K Eq v v v sv 4..5 Ganh d Sensr de Crrente V Kv = V uts HT ( s ) = ( s ) RM R K N 4..6 Análise da respsta em freqüência da FTMAv Os valres utilizads para determinar s ceficientes numérics de G v (w) sã apresentads na tabela 3, juntamente cm utras grandezas necessárias para prjet d cntrladr de tensã. Tabela 3 Valres para prjet d cntrladr de crrente Descriçã da Variável Freqüência de Amstragem Freqüência angular de amstragem Freqüência de chaveament Freqüência angular de chaveament Tensã de saída Tensã de pic da entrada Valres fa = 500kHz ω a = 340krad / sec fs = 50kHz ω s = 34krad / sec V = 400V V inpic = 3V Ganh da malha de crrente Ki = 0, 078 Ganh d sensr de tensã Kv = 0, Capacitr de saída C = 663,5µ F Resistência de saída R = 60 Ptência de saída Indutr de entrada P = kw L = 6mH

103 80 Entã, a Eq assume a seguinte frma, cnsiderand Hi(w) unitári: Ta Ta A Ta A e + w. e ( ) G = v w A Ta Ta A Ta + + A e w. e Eq ,6 0 6,6.0 6, e + w e G ( ) = v w 5683, ,6.0 6,6.0 6, e w e Eq ( 66 0 ) 6 6 6, w G ( ) = v w 5683, Eq , w , 6,6 0 60,4 0 G v 0 + w ( w) = 0, + w 3 Eq w 0, 06 G v ( w) = 0, 94 Eq. 4-8 w + 0 Lg, w 0, 06 ( w) 0, 0 0, 94 FTMAv ( w ) = H v Eq. 4-8 w w 0, 06 FTMAv ( w ) = H v ( w) 9, 4 0 Eq w + 0 A figura 4-3 apresenta um cmparativ entre a funçã de transferência da planta n dmíni de w(eq. 4-83) e s(eq. 4-84), cnsiderand H i (w) unitári. FTMA ( s ) = K v sv G v () s = K sv K AD K K M i Vp R V + s R C Eq. 4-85

104 8 56,83 FTMA v ( s) = Eq s 0, Pela análise da figura 4-3, pde-se perceber que a respsta em freqüência para a funçã de transferência n plan s e w apresentam mesm cmprtament até a freqüência de aprximadamente 0 khz, nde a partir deste pnt, err na fase passa a ser cnsiderável, devid a presença de um zer na funçã de transferência gerad pel prcess de amstragem. Desta funçã pde-se tirar algumas cnclusões:. Pssui smente um pól e mesm nã se encntra na rigem, casinand desta fram apareciment de um err estátic, qual deve ser crrigid pel cntrladr a ser prjetad;. É estável, já que a passagem pela freqüência de cruzament se dá cm uma inclinaçã de -0dB/década; A figura 4-3 representa num mesm gráfic as funções G v (s) e G v (w), verifica-se que a digitalizaçã d cntrladr nã distrceu a respsta da funçã de transferência em baixas freqüências, pis G v (s) e G v (w) sã cincidentes, semelhante a que acntece cm a digitalizaçã de G i (s).

105 8 Fase FTMAvs( ν ) FTMAvw( ν ) Módul FTMAvs( ν ) FTMAvw( ν ) FTMAvs(υ) ν FTMAvw(υ) ν υ(hz) FTMAvs(υ) FTMAvw(υ) υ(hz) Figura 4-3 Respsta em freqüência para a planta de tensã cntínua e discreta Prjet d Cmpensadr de Tensã Pela análise da funçã de transferências de G v (w), percebe-se que a planta de tensã apresenta um pól lcalizad em baixa freqüência (4,7 rad/seg) um zer em alta freqüência. Lg, cntrladr a ser empregad na planta d retificadr, dentre utras funções, deverá crrigir err estátic da mesma. Ist é cnseguid cm um pól na rigem da funçã de transferência d cmpensadr. Um simples integradr pssui esta característica, prém, a funçã de laç abert da planta se trnaria instável, já que a mesma cruzaria a freqüência de cruzament cm uma inclinaçã de 40dB. A alcaçã de um pól na rigem e um zer na funçã de transferência d cntrladr fará cm que a funçã de laç abert apresente err estátic praticamente nul e passaria pela freqüência d cruzament cm uma inclinaçã de 0dB/década, vltand a trnar sistema estável. Ist pde ser cnseguid utilizand um cmpensadr d tip prprcinal-intergral inserid na FTMA v.

106 83 Assim, de acrd s requisits de desempenh d sistema apresentads acima, cntrladr H v (w) deve apresentar um integradr na rigem, que vai garantir um err estátic nul e uma queda cnstante n ganh de 0dB/década, e um zer lcalizad em 4,7 rad/seg, que cancelará a açã d pól da planta de mesma lcalizaçã, garantind uma margem de fase de 90 na freqüência de cruzament, e um ganh que fará cm que a freqüência de cruzament seja transladada para Hz (75,36rad/seg). Desta frma, a funçã de transferência d cntrladr, H v (w), será: H v ( w) Onde: ( w + w ) z = K Hv Eq w w z = 4,7 ( rad / seg) Eq Cm ganh da FTMA v sem H v (w) é de 6,67dB para a freqüência de 75,36rad/seg, ganh K Hv deve ser prjetad de md a apresentar um ganh de -6,67dB, da seguinte frma: ( K Hv 6,67 = 0lg ) Eq K Eq Hv = 0 6,67 K Hv = 0,048 Eq Desta frma, substituind s valres tems a funçã de transferência cntrladr, que está descrit na Eq. 4-9: ( w + 9, ) 4 H v ( w) = 0, 048 Eq. 4-9 w 4..8 Analise da Influência d Cmpensadr De psse da funçã de transferência de H v (w), pde-se traçar a curva de respsta em freqüência para a FTMA v e suas cmpnentes H v (w) e K v G v (w). Estas curvas sã apresentadas na figura 4-33, nde pde-se cnstatar que a margem de fase d sistema ficu em 90 e a freqüência de cruzament em trn de 6Hz, atendend deste md s requisits iniciais de prjet.

107 84 Fase 50 FTMAvw( ν ) 5 Hv( ν ) 5 FTMAvw( ν ) + Hv( ν ) Hv(υ) FTMAvw(υ) FTMAvw(υ)+Hv(υ) FTMAvw( ν ) Hv( ν ) Módul FTMAvw( ν ) + Hv( ν ) ν Hv(υ) FTMAvw(υ) FTMAvs(υ)+Hv(υ) ν υ(hz) υ(hz) Figura 4-33 Respsta da FTMA i cm cntrladr de crrente Transfrmada Inversa d Cmpensadr De psse de H v (w), retrna-se a plan z, definind H v (z), pela igualdade apresentada na Eq. 4-9: z w = Eq. 4-9 T z + Lg, 6 z , 4 ( ) z + H v z =, Eq z. 0 z + ( z) ( 0, z 0, ) H v = Eq z

108 Equações de Diferenças para Cmpensadr de Crrente Assim cm fi feit para cntrladr de crrente, pde-se cnsiderar que cntrladr de tensã pssa ser representad em funçã de seus parâmetrs de entrada e saída, cnfrme mstra a figura Figura 4-34 Representaçã d blc d cntrladr de tensã isladamente A partir da figura 4-34, pde-se definir ( 0, z 0, ) U v( z ) H v ( z) = = Eq E ( z ) z U v v ( z) ( z ) = E ( z ) ( 0, z 0, ) Eq v Transfrmand a Eq em uma equaçã a diferenças cnsiderand terema d deslcament, tem-se: u ( n ) = 0, e ( n ) 0, e ( n ) + u ( n ) Eq v v v v 4.3 Cnclusões Neste capítul, qual se pressupõem ser núcle deste trabalh, pis fi nele que fram definidas as principais características ds cntrladres. Fincand entã definas as funções de transferência da malha de crrente e tensã para cnversr estudad. Através das respectivas funções de transferências tant n dmíni d plan s quant n plan z, fi pssível a análise das respstas ds sistemas para que entã se pudesse encntrar a funçã d cmpensadr adequad para sistema. É ntóri salientar que tdas as análises de respsta fram feitas n dmíni d plan s e, smente depis de definidas as funções ds cntrladres fram estas transferidas para dmíni d plan z, para que fsse pssível encntrar as equações a diferença, que serã entã implementadas n DSP.

109 86 CAPÍTULO 5 5 SIMULAÇÃO NÚMERICA 5. Intrduçã A fim de averiguar a validade das leis de cntrle prjetadas n capítul anterir, fram realizadas simulações em cmputadr para bservar a respsta d sistema cm cntrladr frente as distúrbis. Deste md ptu-se pr utilizar um prgrama de simulaçã pr diagramas de blcs funcinais que fereceria um cnjunt de blcs que permitiram emular funcinament d núcle d cntrladr DSP. 5. Ferramenta para Simulaçã Para validar as leis de cntrle encntradas fi simulad cnversr utilizand-se MATLAB que é capaz de mdelar e analisar a dinâmica d sistema. Para tant fram utilizads s mdels d cnjunt de blcs SimPwerBlck, d SIMULINK, ferramenta dispnível n MATLAB, para representar a estrutura d cnversr. A figura 5- mstra diagrama de blcs funcinal da estrutura cmpleta cm s cntrladres, a qual já fi apresentada n capítul 4 e é reapresentada aqui para melhr esclareciment. Figura 5- Diagrama de blcs genéric

110 87 N entant, a figura 5- apresenta diagrama de blcs utilizad n SIMULINK para simulaçã d cntrladr. Tensã de ADC3 Refer. Sampler 3 ADC3 Saturatin 30 ADC3 Gain ^n/vref ADC3 Quantizer K Prduct e[k-] u[k] /z -K- /z Delay Delay Cntrladr de Tensã Sma K e[k] -K- Sum Senide 30 KM Sum Cntrladr de Crrente.5*30 ADC Off Set ADC Gain ADC ADC Quantizer ^n/vref Sampler Saturatin 30 Sum K Quantizer Sma cmd Gain <= - Off Set 00 Cmparadr ADC Quantizer SENSOR TENSÃO D Cnstant ADC Triangular ADC Sensr Gain Sampler ADC Crrente ^n/vref Saturaçã D Sma.5 Off Set cmd S Lin cmd cmd S D3 Sensr de Crrrente i - + Vin D4 cmd S3 R=60 C=660u cmd S4 Sensr Tensã + - v Figura 5- Diagrama de blcs d cntrle d cnversr usad para simulaçã. A figura 5-3 evidencia a entrada da malha de tensã, nde pde ser analisad, ganh referente a sensr de tensã, a tensã de cmparaçã, as etapas d cnversr analógic para digital, cntrladr e geradr da senide para referência para cntrladr de crrente que estará n próxim blc a ser discutid. Senide 3 Tensã de ADC3 ADC3 Referência SaturatinSampler 30 ADC3 Gain ^n/vref ADC3 Quantizer Sma K e[k] -K- K e[k-] -Kz Delay Sum z Delay u[k] Prduct ADC Quantizer ADC Gain ^n/vref 30 ADC Sampler ADC Saturatin SENSOR TENSÃO Figura 5-3 Diagrama da malha de tensã. A figura 5-4 mstra agra, as principais etapas d cntrladr de crrente, que seriam a entrada d sensr de crrente juntamente d cnversr analógic digital e suas etapas, a entrada d sinal de referência prveniente d cntrladr de tensã, e cntrladr de crrente prpriamente dit, que enviará sinal de saída para geradr de PWM.

111 88 KM Sum K Sum.5*30 Off Set ADC Quantizer ADC Gain ^n/vref 30 ADC ADC Sampler Saturaçã Sma Off Set SENSOR CORRENTE.5 0. Figura 5-4 Diagrama de blcs utilizads na malha de crrente. O diagrama de blc respnsável pela geraçã d PWM, é mstrad na figura 5-5, nde se tem cm principais elements quantizadr de entrada que recebe sinal de crrente, geradr de nda triangular, s blcs de cmparaçã, e as saídas para as chaves de cmutaçã. Quantizer Sma cmd [cmd] Gain Off Set 00 <= Cmparadr - [cmd] cmd Triangular Cnstant Figura 5-5 Diagrama de blcs para geraçã da nda PWM. A figura 5-6 apresenta em detalha a estrutura de ptência utilizada. Nesta estrutura fram utilizads basicamente elements da bibliteca SimPwerBlck d SIMULINK. É imprtante bservar que s sentids dads pelas setas nã sã necessariamente s sentids adtads pelas crrentes.

112 89 Frm [cmd] Frm3 [cmd] Vin Sensr de Crrrente i v Sensr Tensã m g m g S3 g S S4 m m g S Lin R=60 C=660u a k m a k m D3 D4 a k m a k m D Frm [cmd] Frm4 [cmd] D Figura 5-6 Estrutura de Ptência. 5.3 Funcinament cm Retificadr A figura 5-7 mstra a crrente de entrada d retificadr, mstrad que cntrladr age realmente sbre a crrente fazend cm que ela siga a referência impsta pela saída d cntrladr de tensã multiplicad pel ganh K M Crrente de Entrada Figura 5-7 Frmat Senidal Impst à Crrente de Entrada. Nta-se, na figura 5-7, que existe puca distrçã na respectiva crrente mstrand mais uma vez bm d desempenh d cntrladr prprcinal adtad. Fram simulads 0 períds de rede, prém ntasse que a crrente atingiu rapidamente valr estipulad pel valr de referência.

113 90 Na figura 5-8 é mstrad, para melhr análise ds resultads de simulaçã, a cmparaçã entre a crrente de referência e a crrente de entrada. Prém s valres encntrads n gráfic representam s valres após a cnversã d valr analógic em digital. Nta-se que existe uma diferença entre valr de referência e valr real. Este err é atribuíd a fat de que se utilizu um cntrladr prprcinal que pssui um err estátic Crrente de Entrada Crrente de Refenrêcia Figura 5-8 Cmparaçã entre a Crrente de Referência e a Crrente de Entrada. A fase entrada a tensã e a crrente de entrada pde ser bservada na figura 5-9, nde bserva-se que estas estã plenamente em fase, que mstra mais uma vez a eficiência d cntrladr, pis mesm cnsegue estabelecer um fatr de ptência unitári cm bservad Tensã de Entrada Crrente de Entrada Figura 5-9 Fase entre Tensã e Crrente de Entrada. Finalmente, é analisad na figura 5-0 a Tensã de Saída d cnversr que apresentu, também um bm resultad cm relaçã as resultads esperads.

114 Tensa de Saida Figura 5-0 Tensã de Saída. 5.4 Regeneraçã Neste item serã apresentads s resultads da simulaçã btids n prcess de regeneraçã, nde cnversr sai d md de trabalh cm retificadr entra na peraçã cm inversr. Será também pssível bservar cmprtament d cntrladr neste regime de trabalh. Para que cnversr trabalhasse também cm inversr fi acrescentada uma fnte de crrente na saída de tal frma que a crrente estipulada pudesse suprir a crrente da carga e ainda devlver crrente para rede após um períd de funcinament n md retificadr. A figura 5- mstra cm fi feit a adiçã desta fnte de crrente na estrutura d cnversr.

115 9 k m g Frm [cmd] k m g Frm3 [cmd] a D m S a D3 m S3 Vut Lin [Iin] Parallel Gt RLC Fnte de Vin Branch Crrente i - + i Sensr de + - v + - Crrrente Tensã Vab Sensr de Crrrente signal [Vut] Gt5 k a m D Frm g [cmd] m S k m a D4 g m S4 Frm4 [cmd] Step Cntrlled Current Surce Figura 5- Estrutura para trabalhar cm regeneraçã. A figura 5- mstra a transiçã da crrente de entrada cm cnversr entra n md de regeneraçã Crrente de Entrada Figura 5- Efeit na crrente de entrada quand na regeneraçã de energia. A figura 5-3 mstrada resultad da regeneraçã n interir d DSP. Nta-se que a saída d cntrladr de crrente cntinua fazend cm que a crrente de entrada cntinue seguind a referência.

116 Crrente de Entrada Crrente de Referência Figura 5-3 Crrente de entrada e crrente de referência dentr d DSP. Uma cmparaçã entre a Tensã de Referência e a Tensã de Saída é mstrada na figura 5-4, nde pde-se bserva que a tensã vlta a seguir a referência. 500 Tensã de Saída Tensã de Referência Figura 5-4 Cmparaçã entre Tensã de Referência e Tensã de Entrada dentr d DSP. Pr fim, será analisand a fase entre a tensã e crrente que demnstram realmente se cnversr esta trabalh n regime de inversr u retificadr. Lg cm pde ser bservar na figura 5-5 que após a entrada da fnte de crrente a fase entre a tensã e crrente trna-se 80º que cmprva funcinament cm inversr.

117 Crrente de Entrada Tensã de Entrada Figura 5-5 Cmparaçã entre a fase da Tensã e Crrente de Entrada. 5.5 Cnclusões Pde-se bservar cm s resultads btids através da simulaçã crret funcinament d cntrladr, bem cm a sua viabilidade de aplicaçã. Fi pssível estabelecer ferramentas para a simulaçã de mdels de ptência acplads cm elements de cntrle, realizand assim uma interface entre mund analógic e digital. Observu-se também, s valres em cada pnt d mdel, principalmente dentr d DSP, ntem é interessante este estu vist a necessidade de uma alcaçã eficiente da memória d mesm para que nã haja estur de nenhum registradr durante prcess de cntrle e que também nã se cupe lugar demais na memória de dad d mesm.

118 95 CAPÍTULO 6 6 PROCESSADOR DIGITAL DE SINAIS - DSP 6. Intrduçã Neste capítul é feit um estud d prcessadr digital de sinais, nde s requisits para a esclha d prcessadr sã: Alta velcidade de prcessament (aprximadamente 0MIPS); Memória de prgrama em trn de kwrds; N mínim duas entradas analógicas; Uma interrupçã externa; Memória de dads em trn de 00wrds; Lg este estud será realizand em cima d DSP TMS30LF40, pis cm será mstrad neste capítul este atende perfeitamente s requisits acima. Será realizada uma breve descriçã ds recurss ferecids pel prcessadr esclhid, além de se realizar uma discussã sbre a questã da representaçã numérica de uma grandeza dentr de um prcessadr, tant n frmat de pnt fix quant n frmat de pnt flutuante, e também quant as periférics utilizads. 6. A Arquitetura d Prcessadr Os prcessadres usads em cmputadres sã timizads de md a gerenciar e trabalhar cm bancs de dads além de efetuar perações relacinais em detriment das perações matemáticas. Ist pr que a mair parte das tarefas a serem executadas sã de prcessament que nã envlvem temp real. Em um prcessament de temp real, as saída sã btidas praticamente a mesm temp em que as entradas sã adquiridas. Cm sã s diverss sistemas de cntrle, estas aplicações devem ter a infrmaçã imediatamente dispnível, embra pssa haver um pequen atras (resultante d prcessament). N iníci s prcessadres eram timizads para gerenciament de dads u para prcessament matemátic, assim a diferença fundamental entre um prcessadr de sinais

119 96 digitais e um micrcntrladr está em que primeir pssui uma arquitetura vltada para a realizaçã de cálculs matemátics, cm multiplicaçã, de uma maneira rápida e eficaz enquant utr se cncentra em aplicações nde é necessária apenas manipulaçã básica de dads em algumas perações básicas cm adiçã e subtraçã, além de utras características, cm pr exempl: Pipeline, que agiliza prcess de busca, decdificaçã e execuçã da instruçã; s barraments distints, que ajudam n prcessament ds dads, entre utrs. Prtant esta diferença na estrutura trna DSP imprtante para aplicações que nã tleram atrass de transprte significativs entre a aquisiçã de um dad digital, efetuaçã ds cálculs necessáris e devluçã da respsta digital. A Texas Instrument, intrduziu a primeira geraçã de prcessadres de sinais digital TMS300 em 98, a segunda geraçã TMS300 em 985 seguida pela versã CMOS TMS30C5 em 986, e TMS30C50 em 99. A primeira geraçã de prcessadres cntinha 44x6bits de memória interna (RAM), cm 00ns de cicl de instruçã, nde muitas destas instruções pdem ser executadas em um cicl. Os membrs da primeira geraçã de prcessadres sã atualmente dispníveis em versões CMOS cm velcidade de execuçã mais rápida. A segunda geraçã TMS30C5 cntinha 544x6bits de RAM interna, e códig cmpatível cm a família TMS30C0 (Cx) e tinha um cicl de instruçã de 00ns, fazend sua capacidade de execuçã de 0 milhões de instruções pr segund (MIPS). Outrs membrs da segunda geraçã da família de prcessadres (Cx) sã atualmente dispníveis cm uma velcidade de execuçã mais rápida. O prcessadr TMS30C50 é cmpatível cm as duas primeiras gerações de prcessadres Cx e Cx. Além da mesma geraçã, várias versões ds prcessadres Cx, Cx, e C5x eram dispníveis cm diferentes dispsitivs, bem cm uma alta velcidade de execuçã e dispnibilidade de uma ROM. Os prcessadres Cx, Cx, e C5x eram de pnt fixs baseads em uma arquitetura Harvard mdificada cm espaç de memória separad da memória de dad e instruções que permitem acesss cncrrentes. O TMS30C6 (C6) fi um prcessadr de pnt fix, lançad em 97. Diferentemente ds prcessadres de pnt fix, este era basead em uma arquitetura de palavras de instruções lngas (VLIW Very Lng Instructin Wrd). E nã pssuia códig

120 97 cmpatível cm s prcessadres apresentads anterirmente. O prcessadr de pnt fix TMS30C80 fi dispnibilizad antes d C6 e cntinha quatr prcessadres de pnt fix e um cnjunt de instruções reduzidas (RISC Reduced Instructin Set). O C6 é principalmente vltad para aplicações de relevância cm víde e multimídia. O TMS30C67 de pnt flutuante, cm códig cmpatível cm C6, também fi lançad em 997; este é utr membr da família C6x baseada em arquitetura VLIW. O TMS30C3 (C3), é um prcessadr digital de sinais membr da terceira geraçã da família de prcessadres de pnt flutuante, TMS30C3x. Cm 40ns de temp de cicl de instruçã, ele pssibilita 50 milhões de perações cm pnt flutuante pr segund (MFLOPS Milin Flating-Pint per Secnd) u 5 milhões de instruções pr segund (MIPS). O temp ds cicls de instruções u MIPS nã pdem ser tmadas cm uma ba medida da perfrmance, uma vez que deve se cnsiderar tant a eficiência d us da memória e a estrutura das linhas de instruções utilizadas. O TMS30C3 era um prcessadr de 3 bit capaz de prmver perações de pnt flutuante, inteir e perações lógicas. O TMS30C40 fi uma quarta geraçã de prcessadres de pnt flutuante, cm códig cmpatível cm C3x. Ele tinha a mesma quantidade de memória interna que C3, e seis prtas seriais (a menr versã C44 pssui quatr prtas seriais). Um C40 pdia cnectar diretamente seis utrs prcessadres C40 sem nenhuma dificuldade, fazend cm que C40 seja utilizad em prcessament paralel. Pdem ser citads ainda utrs prcessadres digitais de utrs fabricantes, cm DSP96000 da Mtrla Inc. e ADSP060 SHARC da Analg Divices Inc. 6.3 TMS30LF4xx A figura 6- mstra a arquitetura típica d DSP TMS30LF4xx que trabalha cm dads n frmat de pnt fix. A Arquitetura interna é denminada Harward Mdificada, que suprta barrament de dads e prgrama separads. Pr cnter uma grande quantidade de periférics, existe também um barrament dedicad a estes. Ist permite que haja acess simultâne de dads e instruções de prgrama. Pr exempl, enquant um dad é multiplicad, um prdut prévi pde ser adicinad a acumuladr, e a mesm temp,

121 98 um nv endereç pde ser gerad. Devid a este paralelism, cmpnente suprta uma série de instruções aritméticas, lógicas e manipulaçã de bits, que pdem ser efetuads em um únic cicl de clck. Pssui, ainda, mecanism de gerenciament de interrupções, repetições de perações e chamada de funções. Barrament de Dads JTAG ROM u flash EEPROM DARAM B0 DARAM B/B Interface para memória externa Cntrle de Memória Interrupções Inicializaçã Barrament de Prgrama Cntrladr d Prgrama Registradr Instruçã ARAU Registradres Cntrle/Status Deslcadr de Entrada ALU Multplicadr TREG Cxx CPU Geradr de Estads de Espera p/ Memória Gerenciadr de Events Temprizadres de us geral Registradres Auxiliares Registradres Mapeament Memória Acumuladr Deslcadr de Saída PREG Deslcadr de Prdut (Shifter) Unidades de Cmparaçã QEP CLOCK Módul de Interface d Sistema Barrament ds Periférics Cnversr A / D SPI SCI CAN Termprizadr Watchdg Figura 6- Arquitetura esquemática d DSP TMS30LF4xx. O DSP utilizad será LF40 que é um DSP que apresenta as seguintes característica:. É prduzid utilizand uma tecnlgia CMOS de alta velcidade, que pde chegar a uma velcidade de ns pr instruções para um clck de 0MHz. Ist significa que LF40 pde executar 0 milhões de instruções pr segund (0MIPS). Prém pde ser utilizad cm um clck de até 30MHz que levaria seu prcessament para 30MIPS. A referida tecnlgia CMOS pssibilita a 40 trabalhar cm uma tensã interna de 3,3V, que reduz seu tamanh e aumenta a sua velcidade, além é clar de diminuir fatres cm cnsum e aqueciment.

122 99. Este DSP ainda é cmpatível cm s demais mdels da família Fxx e Fxxx da TI. Ist quer disser que mesm prgrama feit para um mdel pde ser rdad em utr, pis existe a cmpatibilidade de cnjunt de instruções (Set de Instruções). 3. Pssuí uma memória de prgrama d tip flash de 8kwrds (6bits), apresenta para a memória de prgrama quatr setr, prém para DSP LF40 apenas setr 0 e 3 estã dispnível, s demais estã dispníveis ns utrs mdels da família. 4. O DSP pssui uma memória de dads, também dividid em váris setres. Um setr imprtante é setr da memória de dupl acess DARAM, que pssui 544wrds, nde é pssível ler e escrever um dad a mesm temp, aumentand assim a velcidade de armazenament e leitura e assim agilizand prcessament. Outr setr imprtante e setr de acess simples u SARAM, 5wrds, que também ser para guardar as variáveis de prgrama. Além destes dis setres, existe um terceir que é respnsável pr manter s dads ds demais periférics, cm pr exempl: Cnversr Analógic para digital, Registradres de entrada e saída, Cmunicaçã Serial, Sistema de Watchdg além de utrs registradres que cntribuem para ns passar infrmações sbre funcinament d sistema. 5. O LF40 pssui um recurs denminad Bt Lader, que pde descarregar prgrama feit n cmputadr e gravá-l em sua memória ROM através de uma cmunicaçã serial sem a necessidade de um kit especial de gravaçã.. 6. O mdel de DSP estudad também pssui uma área destinada a dispsitivs própris para serem utilizads em sistema de cntrle industrial, principalmente n cntrle de mtres cm, pr exempl, em inversres de freqüência. Estes periférics sã cntrlads pr um dispsitiv chamad de manipuladr de events (Event Manager) qual é respnsável pr cnfigurar e manipular s dis temprizadres de 6 bits, as 8 saídas PWM, as 3 unidades de captura de events, sistema de watchdg, cnversr analógic/digital de 0 bits, módul de cmunicaçã serial SCI, s registradres de entrada e saída, etc.

123 00 A Tabela 6- apresenta as funções de cada pin d LF40. NOME DO PINO LF40 DESCRIPTION MANIPULADOR DE EVENTO CAP/QEP/IOPA3 4 Entrada de caputura de envent /Pin enquadratura de encuder/entrada e Saída Digital CAP/QEP/IOPA4 3 Entrada de caputura de envent /Pin enquadratura de encuder/entrada e Saída Digital CAP3/IOPA5 Entrada de caputura de envent /Pin enquadratura de encuder/entrada e Saída Digital PWM/IOPA6 59 Saída de sinal PWM/Entrada e Saída Digital PWM/IOPA7 58 Saída de sinal PWM/Entrada e Saída Digital PWM3/IOPB0 57 Saída de sinal PWM/Entrada e Saída Digital PWM4/IOPB 54 Saída de sinal PWM/Entrada e Saída Digital PWM5/IOPB 53 Saída de sinal PWM/Entrada e Saída Digital PWM6/IOPB3 50 Saída de sinal PWM/Entrada e Saída Digital TPWM/TCMP/IOPB4 40 Saída d Timer /Pin de Cmparaçã/Entrada e Saída Digital TPWM/TCMP/IOPB5 4 Saída d Timer /Pin de Cmparaçã/Entrada e Saída Digital TCLKINA/IOPB7 49 Entrada de clck extern/entrada e Saída Digital CONVERSOR ANALÓGICO PARA DIGITAL (ADC) ADCIN00 8 Entrada Analógica 0 ADCIN0 7 Entrada Analógica ADCIN0 6 Entrada Analógica ADCIN03 5 Entrada Analógica 3 ADCIN04 4 Entrada Analógica 4 ADCIN05 3 Entrada Analógica 5 ADCIN06 Entrada Analógica 6 ADCIN07 Entrada Analógica 7 VREFHI 0 Tensã de Referência Alta VREFLO 9 Tensã de Referência Baixa VCCA Tensã de Alimentaçã d ADC (3,3V) VSSA Referência para a Alimentaçã d ADC COMUNICAÇÃO SERIAL SCI SCITXD/IOPA0 43 Entrada para cmunicaçã de dads serialmente u I/O SCIRXD/IOPA 44 Saída para cmunicaçã de dads serialmente u I/O INTERRUPÇÕES EXTERNAS E CLOCK RS 8 Pin de Reset. Quant clcad em nível baix DSP faz PC=0, u seja vlta para a primeira linha da memória de prgrama. Quand crre estur d registradr watchdg este pin também é mandad para baix nível. PDPINTA 36 Despsitiv de interrupçã de Prteçã de Dispsitivs, pde ser usad para receber um sinal de sbre crrente. XINT/ADCSOC/IOPD0 4 Pin de Interrupçã externa, u Pin de sincrnism de cnversã d ADC, u Pin de entrada e saída Digital. CLKOUT/IOPE0 Saída d sinal de Clck u Pin de Entrada e Saída Digital OSCILADOR, PLL, FLASH E OUTROS XTAL/CLKIN 4 Entrada para sinal de clck através de sciladr PLL u cristal XTAL 5 Entrada para sinal de clck através de cristal PLLVCCA 39 Fnte para PLL (3,3V) BOOT_EN/XF 3 Pin para gravaçã através de BOOT LOADER, XF u Saída Digital. Este pin é amstrad quand crre reset e entã mdificar bit SCSR.3 para iniciar a peraçã de BOOT LOADER, após esta peraçã pin é transfrmad em uma saída. PLLF 38 Entrada d filtr PLLF 37 Entrada d filtr VCCP(5V) 60 Tensã para alimentaçã da FLASH. TP(Flash) 6 Pin para teste da Flash (nã cnectad) TP(Flash) 6 Pin TESTE E EMULAÇÃO EMU0 7 I/O d emuladr JTAG EMU/OFF 8 I/O d emuladr JTAG TCK 9 Clck d emuladr JTAG TDI 30 Entrada de teste d emuladr JTAG TDO 3 Saída de teste d emuladr JTAG TMS 3 Seleçã d md de teste d JTAG TMS 48 Seleçã d md de teste d JTAG TRST 33 RESET d JTAG FONTES DE TENSÃO VDD 6,7,56 Fnte para prcessadr (3,3V) VSS 0,35,5 Referência para a Alimentaçã d prcessadr VDDO 5,6,55 Fnte para s registradres de saída (3,3V) VSSO 9,34,5 Referência para s registradres de saída

124 0 6.4 Cnversr Analógic para Digital de 0 Bits (ADC) Um sinal digital é uma seqüência de uns e zers que pde ser prcessada matematicamente pel prcessadr. Os DSPs pdem manusear cm grandes velcidades s sinais digitais, prém, necessitam de um cnexã cm mund real. Deste md sempre se faz necessári inclusã da eletrônica analógica em cnjunt cm estes dispsitivs. Pr exempl, aquisições de sinais de crrente e tensã sã cmuns quand se fala de cntrle de cnversres eletrônics de ptência. N entant para que estes sinais sejam prcessads pel DSP é necessária a cnversã destes pr intermédi de um cnversr analógic-digital. O cnversr analógic, Figura 6-, tem um circuit de alimentaçã separad ds demais circuits. Estes pins sã denminads VCCA e VSSA. Esta separaçã é pertinente, pis isla barrament de tensã cntinua ds móduls ADC ds ruíds que pssam existir n barrament de alimentaçã geral, evitand assim quaisquer interferências pssíveis durantes estági de cnversã d ADC. Tdas as especificações para ADC sã dadas cm referência em VSSA. Cm já mencinad a resluçã d módul ADC é de 0 bits, que acarreta em 04 níveis de quantizaçã. Os valres apresentads ns registradres de cnversã variam de 0000h a 3FFh, ist é se valr de Vi (tensã de entrada) fr menr que VSSA valr presente n registradr de cnversã será 0000h e se valr de Vi fr mair que VCCA valr apresentad entã será de 3FFh. O temp de cnversã (incluind temp de amstragem) é de 500ns.

125 0 Multiplexadr Analógic Multiplexadr p/ Selecinar Destin ADCIN0 ADCIN ADCIN Unidade S/H e Cnversr A/D RESULT0 RESULT RESULT ADCIN5 MUX Selecinadr Selecinadr de Destin RESULT5 Aut-Sequenciadr MAX_CONV Chave Sel. 0 Chave Sel. Chave Sel. Chave Sel. 3 Sftware EVA EVB Chave Sel. 5 Gatilh de Iníci de Seqüência Pin Extern Figura 6- Arquitetura esquemática d módul ADC. 6.5 Event Manager O gerenciadr de events(event Manager) é um módul especialmente desenvlvid para cntrle de mtres elétrics send que suas principais características sã: Pssuem temprizadres que frnecem a base de temp para s cmparadres e para a unidade enquadratura de encders, além da pssibilidade de serem utilizads para gerar um períd de amstragem d sistema; Unidades Cmparadras sã utilizadas pra gerar sinal de PWM para dispar de chaves de ptências que cntrlarã s mtres; Geraçã de temp mrt para evitar que duas chaves de ptências sejam acinadas a mesm temp, gerand assim um curt-circuit entre fases; Unidades especiais para aplicaçã de cntrle vetrial; Unidades de captura que pdem ser utilizadas para, pr exempl, iniciar cnversr A/D;

126 03 Unidades QEP (Quadrature Encder Pulse) sã entradas especiais para adquirir sinal prveniente de um encder. Estes recurss especialmente desenvlvids para DSP 4XX trnam bastante flexível e ideal para aplicaçã n cntrle de mtres. O DSP LF40 pssui um gerenciadr de events denminad EVA. O diagrama em blcs d gerenciadr de events é mstrad na figura 6-3. Onde cada blc será descrit na seqüência. RESET INT,3,4 Registradres de Cntrle d GE/Lógica TCLKINA/TDIRA ADC Start Cmparadr d Temprizadr GP Temprizadr GP Lógica de Saída Unidade de Cmparaçã Unidade de Cmparaçã Unidade de Cmparaçã 3 Circuits PWM Circuits PWM Circuits PWM Lógica de Saída Lógica de Saída Lógica de Saída PWM PWM PWM 3 PWM 4 PWM 5 PWM 6 Cmparadr d Temprizadr GP Temprizadr GP Lógica de Saída TCMP/TPWM MUX CLK DIR Circuit QEP Unidades de Captura CAP/QEP CAP/QEP CAP3 Figura 6-3 Arquitetura esquemática d EVA Blc de Registradres de Cntrle e Lógica: Estes registradres cntrlam a peraçã d gerenciadr de events, enviam as interrupções habilitadas para a CPU d DSP, envia sinal de partida para cnversr analógic/digital; Temprizadres de Us Geral (GP Timer): Existem temprizadres de us geral (GP Timer e ) que servem de base de temp para as unidades de cmparaçã e assciadas as circuits PWM geram as saídas PWM, além diss GP timer frnece a base de temp para módul de leitura d sinal de encders, Unidade QEP, e as unidades de captura.

127 04 Saída PWM simples: Em cada Gerenciadr de Events tem se duas saídas de PWM simples, independentes, nde cada um frnece smente um sinal de PWM, TPWM e TPWM, nde a base de temp para primeir é smente GP Timer, mas para segund é pssível selecinar qualquer um ds dis temprizadres. Ainda fazend parte deste cnjunt tems um blc lógic de saída nde, além de utras cisas, pdems selecinar se desejams a saída ativa em alt e em baix e habilitar sinal de saída; Saída PWM Cmpleta: Este cnjunt frnece seis saídas PWM para aplicações, pr exempl, de inversres trifásics. Cm mesm princípi de funcinament d anterir, este módul pssui três móduls de cmparaçã independentes, além d adicinal de um módul intern para geraçã d temp mrt entre s chaveaments, um módul para facilitar a aplicaçã em cntrle vetrial, um módul para selecinar diferentes mds de peraçã de PWM, seja simétrica u assimétrica, além d mesm blc lógic d anterir, mas agra para as seis saídas. Unidade de Captura: Cada Gerenciadr de Events tem três entradas em seu módul de captura. Este módul serve para mediçã de intervals de temp entre dis events. Unidade de Leitura de Encder: Esta unidade serve para fazer a leitura d sinal de um encder incremental, frnecend a CPU valr da freqüência e sentid de rtaçã. 6.6 Interrupçã A interrupçã é uma suspensã d cicl de execuçã nrmal d sftware. Através da interrupçã pdems evitar a necessidade de cnstantemente estarms, pr exempl, mnitrand um ds terminais de entrada d DSP, cnhecid cm plling, mas habilitand a interrupçã adequada, quand terems a alteraçã d nível lógic d terminal de entrada, crrerá uma interrupçã para um subrtina adequada. Além d mais, existem várias interrupções n DSP que estã assciadas a events n funcinament seja da CPU, cm ds diferentes periférics. O FL40 pssui dis sinais nã mascaráveis (RS e NMI), que nã pdem ser desabilitadas, e seis mascaráveis (INT à INT6), que pdem ser desabilitadas.

128 05 Os sinais de interrupçã INT à INT6 sã assciads a diferentes fntes de sinais de interrupçã, sejam elas internas u externas. Na figura 6-4 tem-se esquema básic das entradas assciadas para cada interrupçã. PIE CPU Cmparadres,,3 Cmparadres 4,5,6 Temprizadr Temprizadr 3 INT INT INT3 INT4 Temprizadr Unidade de Captura,,3 PDPINTA Temprizadr 4 Unidade de Captura 4,5,6 PDPINTB EV INT5 INT6 XINT, (Alta Priridade) SPI, SCI, CAN, ADC (Alta Priridade) XINT, (Baixa Priridade) ADC (Baixa Priridade) Nã EV SPI, SCI, CAN (Baixa Priridade) Figura 6-4 Esquema de interrupçã Devid a númer de interrupçã existente há um cntrladr de interrupçã, denminad Expansã das Interrupções ds Periférics (PIE), que centraliza as diferentes interrupções geradas pels events ns periférics e utrs pins externs e arbitra uma determinada interrupçã da CPU. Quant a latência da interrupçã devems cnsiderar três fatres: A sincrnizaçã que é interval de temp desde a slicitaçã de uma interrupçã pr algum periféric, devid a algum event que a casinu, até que a slicitaçã é recnhecida pel cntrladr PIE e cnvertida em uma slicitaçã à CPU. O temp necessári para que a CPU recnheça a interrupçã e inicie a captura da primeira instruçã da tabela de interrupçã da CPU. E ainda temp necessári para bter códig específic da interrupçã desejada. A figura 6-5 mstra s pins crrespndentes as funções utilizada n DSP, mencinadas anterirmente.

129 06 XINT Lê sinal de Sincrnism. (Interrupçã Externa). TPWM Saída d sinal de cmand(s e S4). TPWM Saída d sinal de cmand(s e S3). ADCIN00 Lê sinal de crrente. ADCIN0 Lê sinal de tensã. Figura 6-5 Pins utilizad n DSP, para implementaçã. 6.7 Representaçã Numérica em DSP O frmat numéric de um prcessadr está ligad à frma cm sã armazenads e manipulads s dads em sua arquitetura interna[3]. Os dads pdem ser trabalhads tant n frmat de pnt fix quant n frmat de pnt flutuante. Deste md s DSP s sã dividids em duas categrias, definidas pel tip de frmat numéric tratad pel prcessadr Prcessadres de Pnt Flutuante Ns prcessadres de pnt flutuante é pssível a representaçã de númers fracináris devid a fat deste pssuir um registradr cm um camp especifica para a numer na frma de inteir, utr para expente, que pde trnar este númer inteir em uma fraçã, e um últim camp especific para sinal. Para iss estes prcessadres dispõem de um registrads e barrament de dads de 3 bits, diferente ds prcessadres de pnt fix que pssuem apenas 6 bits. Esta característica ds prcessadres de 3 bits faz cm que a precisã e a faixa de representaçã numérica aumente cnsideravelmente, reduzind assim ruíd de quantizaçã.

130 07 Uma utra vantagem ds prcessadres de 3 bits é a facilidade prprcinada na prgramaçã. Além diss, s cmpiladres pssuem um melhr rendiment na reduçã d códig gerad send pssível a prgramaçã utilizand linguagens de alt nível, que nã crre cm prcessadr de 6 bits, que dever ser prgramad utilizand linguagem de baix nível cm Assembly, quand se quer trabalhar cm códigs extremamente reduzids e cm alta velcidade nas interações, cm é cas ds cntrles digitais Prcessadres de Pnt Fix A representaçã em pnt fix é caracterizada pela psiçã d pnt e pel tamanh da palavra. A lcalizaçã d pnt indica cm a palavra binária é escalnada. Pde-se entender que ele equivale a uma cnstante sempre em ptência de dis que multiplica valr numéric da palavra. Pr exempl, para representar númer 0, em um prcessadr de pnt fix basta multiplicá-l pr 5, entã terems: 5 0, = 50, 755 Lgicamente um númer fracinári nã pde ser representad em um prcessadr de pnt fix de 6 bits, lg valr armazenad n registradr será de 50. O que implica em um err inerente a digitalizaçã. Na representaçã de númers inteirs de sinal[3], valr armazenad em um prcessadr de 6 bits pde tmar qualquer valr entre 0 e De md similar, a representaçã de númers inteirs cm sinal utiliza cmplement de dis para pder incluir a escala de númers negativs, de a Neste cas bit mais significativ (MSB) é usad para representar sinal. multiplicaçã: Quand é feita a multiplicaçã de dis númers s fatres se smam, pr exempl, a 50 ( Q5 ) 30( Q6 ) = 48000( Q) Eq. 6- O que equivale a falar: 0 =, 5 6, Eq. 6- u seja, para fazer prcess invers e só dividir númer pr, assim: = 0, 0888 Eq. 6-3

131 08 Cmparand númer 0,03035 e 0,088 bserva-se um err de precisã, devid à digitalizaçã. É ntóri ressaltar que LF4xx pssui um registradr de 3 bits, denminad PREG, para guardar s resultads das multiplicações, entã quand este númer fr armazenad em um registradr da memória dever se levar em cnta fat de que estes registradres pssuem 6 bits. Além diss, fatr de se trabalhar na base, facilita na prgramaçã pis, para multiplicar um númer pr base deslcá-l para esquerda e para dividi-l apenas deslcá-l para direita Implementaçã d Prgrama A figura 6-6 mstra fluxgrama d prgrama executad n DSP para a execuçã d cntrle. Primeiramente prgrama lê s sinais de tensã e crrente através ADC, que está lcalizad n laç principal. E ainda n laç principal prgrama executa s cálculs referentes às equações a diferença prjetada para cntrladr, busca s valres referentes a senide através d endereç base da tabela que é guard n registradr ALFA e pr últim atualiza valr da razã cíclica d PWM, que é armazenada n registradr CMPR d EVA. Existem ainda, duas rtinas de interrupçã. Uma gerada pel temprizadr que é utilizad endereç n qual se encntra valr que será buscad pel prcessadr na próxima interaçã, para gerar a senide interna. A segunda interrupçã é gerada para sincrnizar a senide interna cm a tensã da rede, assim, sempre que a tensã da rede passar pel zer um circuit de detecçã de passagem pr zer enviará um puls para pin XINT, mstrad na figura 6-5, gerand um interrupçã que irá zera valr registrad em ALFA, que fará cm que a varredura da tabela, u seja, a senide interna seja reiniciada.

132 09 INICIO Vutref=400 Vutmax=500 Vref=Vutref*03/ Vutmax km=30 Vin=RESULT0>> 6 calcula_err_tensa ev(n)=vref-vin INT TIMER Xi=RESULT>>6 calcula_err_crrente alfa=alfa+ ei=iref-yi RETURN Uv(n)=0, *ev(n)-0, *ev(n-)+Uv(n-) cntrladr_tensa XINT alfa=0 ev(n-)=ev(n) Uv(n-)=Uv(n) RETURN B=Uv calcula_crrente_ref A=VALOR TABELA Iref=A*B cntrladr_crrente Ui=KPI*ei atualiza PWM CMPR =UI Figura 6-6 Fluxgrama d cntrladr digital 6.8 Cnclusões A esclha de um prcessadr é sempre uma tarefa difícil para engenheir prjetista, send este um pnt muitas vezes plêmic. Especificamente para desenvlviment deste trabalh a esclha d prcessadr se deve smente a dispnibilidade d mesm na instituiçã de ensin, assim nã fi feit nenhuma avaliaçã técnica que resultasse na esclha d mesm em detriment de qualquer utr. E cm DSP utilizad fi TMS30LF40, da Texas Instruments, as discussões neste trabalh fram e serã baseadas nas características d mesm.

133 0 CAPÍTULO 7 7 RESULTADOS EXPERIMENTAIS 7. Intrduçã Neste capítul, será apresentada a estrutura mntada para s testes prátics das leis de cntrles desenvlvidas ns capítuls anterires. É apresentada a placa de cndicinament de sinais, s sinais ds sensres de efeit Hall, filtr anti-aliasing, placa de cmand, placa de cntrle, e estrutura final d mdul de ptência. Serã apresentads também s resultads btids através de testes prátics realizads em labratóri. 7. Estrutura de Ptência O diagrama esquemátic d circuit de ptência é apresentad na figura 7-. Esta tplgia apresenta um capacitr (C) n barrament CC ligad a carga (R), apresenta ainda quatr chaves IGBT. N prtótip mntad fram utilizads IGBT cm dids de rda livre interns, que diminuiu relativamente a estrutura. cmd Q D Q3 cmd3 D3 Lin Vin + C R cmd Q D cmd4 Q4 D4 Figura 7- Diagrama esquemátic d circuit de ptência d cnversr. Cm abrdad em capítuls anterires, esta estrutura pde ser empregada em filtr ativ para crreçã de harmônica, pis se trata de uma estrutura simples, cuj númer de interruptres é razável se frem cnsideradas utras tplgias e circuit de cmand é relativamente simples. A figura 7-5 apresenta aspect final d circuit de ptência.

134 Figura 7- Aspect final d circuit de ptência. 7.3 Placa de Cndicinament de Sinais O circuit da figura 7-3 apresenta a fnte de alimentaçã para td circuit de aquisições e da nde é retirad sinal de sincrnism para DSP. Vsinc U IN OUT Vcc5 D4 N4007 D6 N4007 COM U5 78L05 IN OUT 3 Vcc5 J T Traf de alim C7 00uF COM + C9 0uF D5 N4007 D7 N C 00uF + C5 0uF IN 3 COM OUT U8 795 Vee5 Figura 7-3 Diagrama esquemátic da fnte de alimentaçã da placa de aquisiçã. Antes de ser enviad para DSP sinal de sincrnism passa pr um circuit que detecta a passagem pr zer da senide e gera um puls entre 0 e 3V que é a tensã de alimentaçã d DSP, este circuit é apresentad na figura 7-4.

135 R6 00k Vsinc R3 00k R4 00k R5 k C5 00nF Vee5 C6 00nF 3 74 U 6 C7 + 00nF 7 4 Vcc5 R7 k R8 330 D3 N478 Sinal de Sincrnism Sincrn Figura 7-4 Diagrama esquemátic d circuit de sincrnism. A figura 7-5 apresenta circuit de aquisiçã da crrente de entrada. Inicialmente esta crrente é captada pel sensr de crrente LTS 5, que já apresenta uma tensã de ffset, prtant é apenas ajustar este ffset para que a tensã nã passa da tensã de 3V, ist é feit através de um divisr resistiv. Após esta passagem, sinal, referente a sinal de crrente é intrduzid em um filtr anti-aliaising, para que nã haja distrções u errs na amstragem n sinal. Iput C 3.8nF ut V Vcc5 Ipin 4 LTS 5-NP 3 3 U3 R 38k R 56k Vee5 UA TL Vcc5 R3 0k C 3.8nF R4 0k R5 0k R6 0k Vee5 UB TL Vcc5 R7 330 Sin_Iut D N478 Sinal de Crrente Figura 7-5 Diagrama esquemátic d circuit de aquisiçã de crrente. A sinal de tensã é captad através d sensr de tensã LV 5-P, cuj sinal passa pelas mesmas etapas d sinal de crrente e cuj diagrama esquemátic é apresentad na figura 7-6.

136 3 Vin+ Tensã a ser medida R0 47k Vin- C3 3.8nF R 0k Vin+ Vin- LV 5-P U4 R8 0 Vee5 UC TL Vcc5 R9 0k C4 3.8nF R0 0k UD TL R9 0k Vee5 C0 00nF 4 Vcc5 4 C8 00nF R 330 D N478 Sin_Vut Sinal de Tensã 3 V- 4 V+ 5 Vut Vee5 Vcc5 Figura 7-6 Diagrama esquemátic d circuit de aquisiçã de tensã de saída. A figura 7-7 mstra a aparência final da placa de aquisiçã de dads. Figura 7-7 Aspect final da placa de aquisiçã de dads. 7.4 Placa de Cmand Para a estrutura de cmand fi implementada uma placa mãe e quatr placas de cmand que cntém circuit de cmand de gatilh islad pr ptacpladr. Na placa mãe, que acmda as quatr placas de cmand, existem cnectres de entrada que recebem s pulss de cmand da placa de cntrle e cnectres de saída que frnecem s sinais de gatilh a serem aplicads entre s terminais gate e emissr através de cabs caxiais. Existem ainda, cnectres de entrada para as fntes de alimentaçã.

137 4 Optu pr esta distribuiçã pr ser tratar de um arranj mdular que prprcina flexibilidade ns testes e na manutençã d prtótip. O diagrama esquemátic da placa mãe é apresentad na figura 7-8. Já diagrama esquemátic da placa que cntém driver de acinament e apresentad na figura 7-9. FONTE X C 00nF C 00nF C3 00nF CONTROLE DRIVE DRIVE DRIVE3 DRIVE4 S RESET C4 0 uf + C8 uf C5 0 uf + C9 uf C6 0 uf + C0 uf C7 0 uf + C uf OUT OUT OUT 3 OUT 4 Figura 7-8 Diagrama esquemátic da placa mãe. Vcc4 C 00nF + C3 0uF C 00nF R.k Vin C4 00nF + C5 00uF D N V W Vcc5 ALARME R3 3.3k C 0pF Circuit para RESET D5 N V /W C9 00nF + C6 0uF + C0 0uF U HCPL 36J Vin+ Vin- Vcc GND Reset Fault Vled+ Vled- Vled+ VE DESAT Vcc Vc Vut VEE VEE R6 47k Vee C8 00pF R 00 R4 7 R5 0k D MUR00 /W D7 n448 D3 N4744 5V W D4 N4744 5V W 3.3V /W D8 N478 Vee COLETOR GATE EMISSOR RESET /W D6 N448 R8 00 R7 0k C7 330pF J4 a b c d e f g h i j l m n p q Vin Vcc5 ALARME COLETOR GATE Vcc4 RESET EMISSOR Figura 7-9 Diagrama esquemátic ds circuits de cmand. O circuit integrad HCPL-36J pssui uma funçã de prteçã para transistr. Se, enquant circuit de cmand estiver aplicand um sinal para habilitar a cnduçã d

138 5 transistr, sua tensã entre cletr e emissr exceder um determinad limiar, cmand é interrmpid e transistr recebe um sinal para blquear a cnduçã. Quand em cnduçã, a tensã entre cletr e emissr d transistr depende da crrente de cletr. Se a tensã exceder um determinad valr a crrente de cletr pde estar demasiadamente alta e transistr deve blquear a cnduçã. Esta medida pde evitar um curt-circuit e salvaguardar s cmpnentes d circuit de ptência e também d circuit de cmand. O HCPL-36J mnitra a tensã entre cletr e emissr através de seu pin DESAT. Quand esta tensã exceder 7V, a cnduçã é blqueada e CI precisa ser reinicializad para retrnar a seu funcinament nrmal. Tdavia, a tensã de 7V nã e uma referência adequada para IGBT IRGP35B60PD. Send sinal de gatilh (V GE ) da rdem de 5V, sua tensã V CE será estipulada de,85v para um crrente de cletr de 6,7A. Iss fica evidente na figura 7-0.[] Figura 7-0 Característica de cnduçã d IGBT IRGP35B60PD (V CE x Ic). Dads imprtantes para dimensinament da prteçã. Entã, cm se pde perceber n diagrama esquemátic, fi inserid um did zener (5,V) entre resistr R e did D. Este did tem a funçã de adequar nível de tensã da prteçã de 7V n terminal DESAT para nível de,5v requerid pel transistr.

139 6 Figura 7- Aspect final da placa de cmand. 7.5 Placa de Cntrle Na figura 7- é apresenta a placa cm prcessadr DSP utilizada para a realizaçã d cntrle, esta placa pssui uma entrada serial pela qual é feita a gravaçã d prgrama. Pins para cnexã de cabs flexíveis par placas de expansã u mesm ligaçã diretas da placa de cmand e da placa de aquisiçã de sinais. Figura 7- Aspect final da placa de cntrle. 7.6 Prtótip Final Td cnjunt unind a placa de cntrle, placa de cmand, placa de aquisiçã e placa de ptência é apresentad na figura 7-3.

140 7 Figura 7-3 Aspect final d cnversr cm tds s móduls. 7.7 Resultads Experimentais 7.7. Tensã e Crrente Drenada pela Rede A figura 7-4 apresenta a crrente de entrada e a tensã de entrada, drenadas da rede, para uma crrente de referência de A. O cnversr fi neste cas alimentad pr um varivlt de ampères e 0-0V. A pnteira islada de tensã encntrava-se em 00mV/div = 50V/div e a pnteira islada de crrente em 0mV/div=A/div. I in V in Figura 7-4 Frmas de ndas de tensã e crrente drenada pela rede.

141 Tensã e Crrente Drenada pela Rede Na figura 7-5 e apresentada a crrente de entrada drenada da rede e tensã de saída d cnversr. A pnteira islada de tensã apresentava-se na escala de 00mV/div = 50V/div e a pnteira islada de crrente em 0mV/div=A/div. I in V Figura 7-5 Frmas de ndas de crrente drenada pela rede e tensã de saída Tensã e Crrente na Carga A crrente de saída e tensã de entrada pdem ser bservadas na figura 7-6. A pnteira islada de tensã encntrava-se em 50mV/div = 5V/div e a pnteira islada de crrente em 00mV/div=A/div. V I Figura 7-6 Frmas de ndas de crrente e tensã de saída d cnversr.

142 Tensã na Carga e Crrente Drenada pela Rede As seguir na figura 7-7 e feit um cmparativ cm cnversr perand em dis cass, primeir na figura 7-7a mstra a crrente cm tensã nminal da rede e segund na figura 7-7b mstra a diminuiçã da crrente drenada devid a um aument na tensã. A pnteira islada de tensã encntrava-se na escala de 00mV/div = 50V/div e a pnteira islada de crrente em 0mV/div=A/div. I in V V I in Figura 7-7 (a) cntrle nã atuand sbre retificadr e (b) cntrle atuand sbre cnversr Ensai de Mudança de Carga O resultad deste ensai é apresentad na figura 7-8 e também é feit um cmparativ cm cnversr perand em dis cass, primeir na figura 7-8a mstra cmprtament cnversr sujeit a uma reduçã brusca de 5% da carga nminal e segund na figura 7-6b mstra cmprtament d cnversr sujeit a uma reduçã brusca de 50%. A pnteira islada de tensã encntrava-se na escala de 00mV/div = 50V/div e a pnteira islada de crrente em 0mV/div=A/div.

143 0 V V I in I in Figura 7-8 (a) Degrau de 5% de aument de carga. (b) Degrau de 50% de aument de carga Regeneraçã de Energia Para cmprvar funcinament d cnversr trabalhand n md de regeneraçã de energia fi utilizada uma fnte de crrente ligada a barrament CC, nde esta fnte fi ajustada para frnecer um crrente duas vezes mair d que a crrente drenada pela carga, assim brigand a cnversr devlver energia para rede. A figura 7-9 mstra cmprtament cmprtament da tensã da rede e crrente quand a fnte de crrente fi ligad a circuit. Observa-se que n primeir instante cnversr estava trabalhand cm retificadr e após ligament da fnte de crrente mesm passa a perar n md de inversr. Esta cnclusã é pssível baseandse na fase entre a tensã e crrente de entrada. A pnteira islada de tensã encntrava-se na escala de 50mV/div = 50V/div e a pnteira islada de crrente em 00mV/div=A/div. V in I in Figura 7-9 Passagem d cnversr para md de regeneraçã de energia.

144 Na figura 7-0a e 7-0b sã apresentads s resultads gerads pel ligament da fnte 7-0a bruscamente a barrament, que representa um degrau de 00%, é pssível verificar que crre um aument da tensã d barrament devid a ament de energia despejad neste através da fnte de crrente, mas também se bserva que cntrladr respnde muit bem a esta variaçã e lg a tensã vlta a seu valr nminal seguind a tensã de referência. Na figura 7-0b prcess resultad d prcess invers é mstrad, ist é desligament brusc da fnte de crrente anterirmente ligada a barrament. Nvamente existe uma variaçã da tensã d barrament devid a falta de energia que briga cnversr vltar a md de peraçã cm retificadr. A pnteira islada de tensã encntrava-se na escala de 00mV/div = 50V/div e a pnteira islada de crrente em 00mV/div=A/div. V I in V I in Figura 7-0 (a) Variaçã da tensã d barrament na passagem para md inversr. (b) Variaçã da tensã d barrament n retrn a md retificadr. A figura 7-a e 7-b apresentam em maires detalhes a crrente e tensã de entrada para md retificadr 7-a e md inversr 7-0b. A pnteira islada de tensã encntrava-se na escala de 50mV/div = 50V/div e a pnteira islada de crrente em 00mV/div=A/div.

145 V in I in V I in Figura 7- (a) Md Retificad. (b) Md Inversr 7.8 Cnclusões Os resultads adquirids em bancadas se mstraram satisfatóris, cmprvand que a metdlgia de prjet adtada é muit eficiente. Assim pôde-se cnstatar que as previsões teóricas e s resultads de simulaçã fram cmprvads e validads pels resultads experimentais. Vale ainda salientar que s testes realizads nã frma feits cm as cndições nminais, pis as placas estã em testes, e se sã gradativs e lents, para nã cmprmeterem td s estuds futurs. Pis ainda serã feits testes em cndições de regeneraçã de energia para entã se iniciar s teste cm cndições nminais.

146 3 8 CONCLUSÕES GERAIS Este trabalh apresentu uma metdlgia para prjet de um retificadr reversível em crrente cm fatr de ptência elevad. Fram apresentads s mdels matemátics ds cnversres, através da análise quantitativa e qualitativa ds cnversres para prjet de ptência. O cntrle d cnversr fi feit utilizand a técnica ds valres médis instantânes, implementada pr um cntrladr digital utilizad DSP. Ist fi pssível, pis prcess para se realizar prjet de cntrladres digital é mesm prcess para se prjetar cntrladres utilizand as técnicas analógicas, n dmíni d plan s, amplamente utilizadas. N entant fi demnstrad que esta analgia é válida para uma determinada faixa que depende da freqüência de amstragem. Cnstatu-se que a técnica de cntrle usand inicialmente a análise n plan s e psterirmente levand as equações btidas para plan z, e psterirmente btend as equações a diferença, é vantajsa n sentid de se utilizar s cnheciments previamente adquirids. Ist faz cm que trabalhs realizads utilizand técnicas analógicas pssam ser facilmente transladadas para cntrle digital sem muit esfrç adicinal. Cm relaçã as resultads btids prjet realizad mstru-se eficiente, n que diz respeit a cntrle da crreçã d fatr de ptência, pis cm fram apresentadas ns resultads experimentais, as distrções da crrente fram reduzidas, que demnstra baix nível de harmônicas existentes na crrente de entrada drenada pel cnversr. N cntrle de tensã de barrament cntrladr mstru-se atuante para s testes de mudança de cargas realizads, desempenhand seu papel satisfatriamente, cnfrme as prjeções teóricas. Na simulaçã as ferramentas utilizadas também se mstraram de grande valia, pis ficu cmprvad que us de ferramentas de simulações e cálculs aprpriads diminuem s esfrçs n mment da implementaçã prática.

147 4 9 BIBLIOGRAFIA [] TOMASELLI, Luis Cândid; Cntrle de um pré-reguladr cm alt fatr de ptência utilizand cntrladr DSP TMS30F43 Dissertaçã de Mestrad, UFSC, Flrianóplis, SC, 00. [] BATSCHAUER, Alessandr Luiz; CHELAB NETO, Anis Cezar; PETRY, Clóvis Antôni; Cnversr Bst perand em cnduçã cntínua aplicad à crreçã de fatr de ptência empregand cntrle da crrente de entrada pr valres médis instantânes; Estud para Mestrad, UFSC, Flrianóplis, SC, [3] BARBI, Iv; Prjet de Fntes Chaveadas. Ediçã d Autr. Flrianóplis, [4] OGATA, Katsuhik Mdern Cntrl Engineering. Third Editin. Prentice Hall, New Jersey, 997. [5] TMS30F/C4x DSP Cntrllers CPU and Instructin Set Literature Number SPRU 60C, Texas Instruments. Jun/999. [6] TMS30LF/LC40xA DSP Cntrllers System and Peripherals Literature Number SPRU357, Texas Instruments. Rev. Dez/00. [7] OGATA, Katsuhik; Discret-Time Cntrl Systems. Secnd Editin. Prentice Hall, New Jersey, 994. [8] RAYCIK, Juli César; Simulaçã de um Cnversr de Crrente Mnfásic; Relatóri desenvlvid para a Disciplina de Acinament Elétrics Mestrad em Autmaçã Industrial. UDESC - Jinvile, SC. OUT, 00. [9] CARDOSO, Fabian Luz; RAYCIK, Júli César; Filtr Ativ Mnfásic; Relatóri desenvlvid para a Disciplina de Crreçã de Fatr de Ptência Mestrad em Autmaçã Industrial. UDESC - Jinvile, SC. JUN, 003. [0] BARCZAK, Czeslau L; Cntrle Digital de Sistemas Dinâmics, Prjet e Análise; Editra Edgard Blücher Ltda, Sã Paul, SP [] BASCOPE, Rene P.; O transistr IGBT aplica em eletrônica de ptência; Sagga Luzzatt, Prt Alegre, RS, 997

148 5 [] Internacinal Retifier; WARP SERIES IGBT WITH ULTRAFAST SOFT RECOVERY DIODE(IRGP35B60PD); númer d catálg PD-9463; 00. [3] LINDEKE, Dirk; Prjet de um filtr ativ paralel de kva usand técnica de cntrle analógic e digital Dissertaçã de Mestrad, UFSC, Flrianóplis, SC, 003. [4] SOARES,c.,POSSAN Jr.,M. C.,LIDANI,R. A.,OLIVEIRA,R. M.; Inversr PWM Mnfásic Utilizand DSP TCC de Eletrônica de Ptência, UDESC, Jinville, SC, 003.

149 6 0 ANEXO I Prgrama d DSP.include "F4xx_a.h".include "senum.h".def _c_int0,_timer, _xint pr.set 400 Q5.set 3768 Q6.set 64 Q5.set 3 Q4.set 6 Q0.set ;ENDEREÇOS NA MEMORIA.bss A_Q0, ;00.bss B_Q9, ;0.bss AxB, ;0.bss G, ;03.bss OFF_Q5, ;04.bss IREF_Q5, ;05.bss IIN_Q5, ;06.bss EI0_Q5, ;07.bss KP_Q5, ;08.bss OFF, ;09.bss UI0, ;0A.bss ALFA, ;0B.bss VIN_Q4, ;0C.bss VREF_Q4, ;0D.bss UV0, ;0E.bss EV0_Q4, ;0F.bss EV_Q4, ;0.bss C0_Q5, ;.bss C_Q5, ;.bss B_H, ;3.bss B_L, ;4.bss B_HVELHO, ;5.bss B_LVELHO, ;6.text _c_int0: SETC INTM LDP #DP_PF SPLK #00FDh,SCSR SPLK #000Bh,SCSR SPLK #00E8h,WDCR ;desabilita watcdg ;************INICIALIZAÇÃO DAS CONSTANTES*********** LDP #04

150 7 SPLK #((0*Q5)/00), B_Q9;0 SPLK #((85*Q5)/00), OFF_Q5;04 ;OFF_Q5 =7367 SPLK #((84*Q5)/00), KP_Q5;08 ;KP_Q5 =379 SPLK #00, OFF;09 ;OFF_Q5=6400=900h SPLK #0, ALFA;0B SPLK #((00* *34*Q4)/000000), VREF_Q4 ;0D =>0, SPLK #508, C0_Q5 ; 0, SPLK #-507, C_Q5 SPLK #0, EV_Q4; SPLK #0, B_H; SPLK #0, B_L; SPLK #0, B_HVELHO; SPLK #0, B_LVELHO; ;**************************************************** LDP #DP_PF SPLK #00C3h,MCRA ;/* Hab PWM e PWM, Tx e Rx*/ SPLK #0FF8h,PADATDIR ;/*zera pins de saída*/ SPLK #000h,MCRB ;/*Habilita pin xint para int. externa*/ ;/* ADC */ SPLK #04000h,ADCTRL ; /* Reseta adc */ NOP ; SPLK #000h,ADCTRL ;0040/* Tira d reset e clca n md cascata de 6 estads de sequência (SEQ); Clk/ ; interrupã Lw pririty */ SPLK #04600h,ADCTRL ; SPLK #000h,MAX_CONV ;/* Habilita para duas cnversões */ SPLK #000h,CHSELSEQ ;/* Selecina ADCIN0 depis ADCIN*/ ;/*fim ADC*/ LDP #DP_EVA SPLK #0000h,TCNT ;/* Inicializa cntadr d Timer */ SPLK #090h,TPR ;/* Seta períd d Timer */ SPLK #0006h,ACTRA ;/* CMP active HIGH, CMP active LOW.*/ SPLK #0A4h,DBTCONA ;/* Dead Band de 0.5 micr */ SPLK #00C8h,CMPR ;/* Seta valr d CMPR */ SPLK #0E600h,COMCONA ; SPLK #0846h,TCON ; SPLK #0080h,EVAIFRA ;/*limpa tdas inter pend d EVA TPINT*/ SPLK #0080h,EVAIMRA ;/*habilita as inter. d EVA TPINT*/ ;/**********************************************/ LDP #DP_PF SPLK #8005h,XINTCR ;/*limpa flag e def. pl. subida*/ ;/*alta priridade e hab. int exter.*/ LDP #0h SPLK #0003h,IMR ;/* habilita as interrupções INT*/ SPLK #0003h,IFR ;/* limpa qualquer inter. INT */ ;*******DEBUG********* LDP #DP_PF SPLK #0FF00h,PADATDIR ;/*zera pins de saída*/ ;******************

151 8 CLRC INTM ;/* habilita as interrupções */ BEGIN: NOP B BEGIN _timer: SETC INTM LDP #0 SPLK #000,IFR; /* limpa INT */ LDP #DP_EVA SPLK #0080h,EVAIFRA; /*limpa tdas inter pend d EVA TPINT*/ ; lend crrente n ADC. LDP #DP_PF SPLK #04000h,ADCTRL; /* Reseta a sequência de cnversã */ SPLK #0000h,ADCTRL; NOP NOP NOP NOP testeeoc: ; Faz enquant a sequência de cnversã nã estiver cncluída */ LACC #000h AND ADCTRL BCND testeeoc,eq ;*************LEITURA DA CORRENTE************** LACC RESULT ;acc=q6 AND #0FFFFh SFR ;acc=q5 LDP #04 SACL IIN_Q5 ;fim leitura crrente. ;*************LEITURA DA TENSÃO***************** LDP #DP_PF LACC RESULT0 AND #0FFFFh LDP #04 RPT # SFR SACL VIN_Q4 ;***************ERRO DE TENSAO******************* LACC VREF_Q4 SUB VIN_Q4 SACL EV0_Q4 ;************LIMITE DA SAIDA DO CONTROLADOR*********************** LACC B_Q9 SUB #-3000 BCND LE_3000,GEQ LACC B_HVELHO SACL B_H LACC B_LVELHO SACL B_L

152 9 B FIM LE_3000: LACC B_Q9 SUB #3000 BCND FIM,LEQ LACC B_HVELHO SACL B_H LACC B_LVELHO SACL B_L FIM: ;************CONTROLADOR DE TENSAO******************* LACC B_H,6 OR B_L SACH B_HVELHO SACL B_LVELHO LT EV_Q4 MPY C_Q5 LTD EV0_Q4 MPY C0_Q5 APAC SACH B_H SACL B_L RPT #9 SFR SACL B_Q9 ;***************MULTIPLICADOR******************* MULTIPLICA: LACC #SENO ;carregand valr d sen da tabela. ADD ALFA TBLR A_Q0 LT A_Q0 MPY B_Q9 SALVIREF: PAC RPT #9 ;transfrmand Q9 em Q0. SFR RPT # SFR SACL IREF_Q5 ;************LIMITE DA CORRENTE*********************** LIMITE_CORR: LACC IREF_Q5 SUB #-4583 BCND LE_7,GT ;UV0-(-7). se ACC >=0 vai para LE_7 SPLK #-4583,IREF_Q5 ; testand s limites d B_Q5 B FIM LE_7: LACC IREF_Q5 SUB #4583 BCND FIM,LT ;UI0-4(7 EM Q0). se ACC <=0, pula para FIM. SPLK #4583,IREF_Q5 FIM: ;************SOMA OFFSET*********************** SOMA_OFF: LACC IREF_Q5 ADD OFF_Q5 ;OFF EM Q9

153 30 ;***************ERRO DE CORRENTE******************* ERRO_CORR: SUB IIN_Q5 SACL EI0_Q5 ;************CONTROLADOR DE CORRENTE******************* CONT_CORR: LT KP_Q5 MPY EI0_Q5 PAC ;acc estah em Q0. ADD OFF, 0 SACH UI0,6 ;q0 ;************SATURAÇÃO DO PWM*********************** SAT_PWM: LACC UI0 SUB #35 BCND LE_365,GEQ ;UI0-35. se ACC >=0 vai para LE_365 SPLK #35,UI0 ; testand s limites d CMPR B FIM3 LE_365: LACC UI0 SUB #365 BCND FIM3,LEQ; UI se ACC <=0, pula para FIM. SPLK #365,UI0 FIM3: ;carrega valr de Ui0 n cmparadr LACC UI0 LDP #DP_EVA SACL CMPR ;fim atualizaca CMPR ; incrementand Alfa. LDP #04 LACC # ADD ALFA ; incrementand alfa. SACL ALFA ; armazenand ALFA.[fim increment d Alfa] CLRC INTM ;re-enable interrupts RET ;return frm the interrupt ;Interrupca externa que irah atribuir ZERO a ALFA. _xint: SETC INTM LDP #0h SPLK #000h,IFR ;/*limpa INT*/ LDP #DP_PF SPLK #8005h,XINTCR ;/*limpa flag e dev. pl. subida*/ ;/*alta priridade e hab. int exter.*/ LDP #04 LACC #0 SACL ALFA; armazenand ALFA. ;*************debug**************** LDP #DP_PF LACC #0008h XOR PADATDIR SACL PADATDIR ;********************************************* CLRC INTM RET

154 3 ANEXO II Layut da Placas. Placa de Aquisiçã Figura -- Layut da Placa de Aquisiçã de Dads. Placa ds Drives de Cmand Figura - Layut da Placa de Aquisiçã d Drives de Cmand

155 3.3 Placa de Mãe para Drives de Cmand Figura -3 Layut da Placa Mãe para s Driver de Cmand e interfaces