MICROELETRO) NICA LISTA DE EXERCI0CIOS UNIDADE 1

Transcrição

1 MIROELETRO) NIA LISTA DE EXERI0IOS UNIDADE ernando Moraes 8/JANEIRO/206 ) Expliar na tabela abaixo a influênia dos prinipais parâmetros do transistor MOS na orrente I ds (orrente dreno-soure). Parâmetro W L Mobilidade Espessura óxido Ação para aumentar o I ds (duas respostas possíveis: aumentar ou diminuir) Expliar a razão 2) A figura abaixo ilustra a urva D do inversor, para o aso que o dimensionamento Wp/Wn é equivalente ao fator de mobilidade µn/µp (Wp/Wn = µn/µp). V(out) () (2) (3) Ponto NMOS PMOS (4) (5) V(in) Pede-se: a) Qual o estado dos transistores N e P para ada um dos 5 pontos da urva, ompletando a tabela aima om as letras:, L, S (ortado, linear (ou resistivo), saturado). b) [omo fiaria esta urva D no aso do dimensionamento Wp/Wn < µn/µp? Justifique, desenhando a nova urva no mesmo gráfio aima. 3) Explique porque em élulas MOS estátias deve haver dualidade nas onexões (série em uma plano e paralelo no outro plano). Mostrar através de exemplos os problemas que podem oorrer. 4) A figura abaixo ilustra um osilador em anel. S Pede-se: (a) Dado que tr=.0 ns (tempo de propagação de subida de um inversor) e tf=0.5 ns (tempo de propagação de desida de um inversor), qual o período (unidade: ns) e a frequênia (unidade: MHz) resultante no nodo S? (b) A figura abaixo ilustra a saída do osilador. Determine os tempos ta, tb, t, td, mostrando omo os mesmos foram obtidos. omo os tempos de subida e desida são diferentes, o dutty yle não é 50%. 6

2 v v/2 Sinal S 0 t A t B t t D t (ns) 5) onsidere um osilador em anel de 5 estágios, tendo o inversor tr=3,5 ns (tempo de propagação de subida de um inversor) e tf=4,5ns (tempo de propagação de desida de um inversor). Pede-se: a) Determine os tempos t e t2 (em ns) explique o proedimento para obter os valores? S b) Em função de t e t2, determine T e diga qual a frequênia de osilação (em MHz). T (período) t t2 V(S) 7) Portas NAND/NOR a. onsiderar uma porta NAND om tamanho de transistores onstantes. Trae em um mesmo gráfio os tempos de subida e desida em função do número de entradas (no eixo y o atraso da porta e no eixo x número de entradas da porta), supondo a variação de apenas uma entrada. Explique o omportamento apresentado. b. Repita o item anterior para a porta NOR, também om tamanho de transistores onstantes.. Explique o impato da posição da entrada da porta lógia no atraso da mesma. tempo PORTAS LÓGIAS OMPLEXAS 8) Devido à limitação do número de transistores em série, portas lógias om mais de 4 transistores não são utilizadas, devido ao aumento da tensão de threshold. onsidere a porta lógia abaixo, uma nor de 5 entradas. Utilizando os teoremas de De Morgan, desritos abaixo, desenhe um iruito lógio equivalente, utilizando portas nands, nors e inversor, om no máximo 3 entradas. not (P and Q) = (not P) or (not Q) not (P or Q) = (not P) and (not Q) 9) Implemente a seguinte função: Y = (A+B) + BD + AD + A + BD + AD om no máximo 0 transistores. Logiamente, deve-se minimizar esta equação, e depois implementá-la via portas omplexas. aça os diagramas lógios e elétrio da função minimizada. Dia: determine a função Y minimizada (será a porta omplexa) e aresente um inversor na saída. 0) onsidere a iruito abaixo, omposto de uma porta lógia nand e uma porta omplexa: Pede-se: a) Diagrama de transistores A b) Número de transistores B ) unção lógia da porta (faça a tabela verdade e saída diga à qual função orresponde) d) Diagrama de stik do iruito. Para o diagrama stik utilize o layout abaixo para ponto de partida. Não há neessidade de quebras nas linhas de difusão para este exemplo. 2

3 metal (v) difusão P polisilíio difusão N ) onsidere os diagramas stik abaixo: metal (gnd) Metal (v) Metal (v) Difusão P Difusão P Saída Saída Difusão N Difusão N D E B A Metal (gnd) B E D A Metal (gnd) Para ada um deles determinar: a. Número de transistores total, número de transistores N, número de transistores P b. Diagrama de transistores. Diagrama lógio d. Qual o número máximo de transistores há em série no plano N (onjunto de transistores N) e no plano P? e. Se esta mesma função fosse implementada om portas simples (nand, nor, inversor) quantos transistores seriam neessários? Justifique. 2) onsidere o layout abaixo, om apenas os transistores P roteados. v a) Determine o diagrama de transistores P do layout ao lado, e usando o prinípio da dualidade de onexões série/paralelo determine o diagrama de transistores N. out b) omplete o layout para o plano N. ) Qual é a função lógia desta porta omplexa (na forma de uma equação lógia)? d) Número total de transistores, número máximo de transistores em série no plano N e número máximo de transistores em série no plano P. B A D E gnd e) Quantos transistores seriam neessários para implementar esta porta lógia omplexa, utilizando apenas portas lógias NAND-NOR-INV. Justifique a resposta apresentando o diagrama lógia de ambas implementações (porta omplexa e portas simples). 3

4 3) A figura abaixo representa o layout de uma porta omplexa. metal (v) difusão P B A D E saída difusão N Pede-se: a) Identifique no layout aima em um transistor qualquer os parâmetros W e o L. b) Desenhe o diagrama de transistores (N e P) desta porta lógia ) Qual é a função lógia desta porta? (no formato = ((a.b +.d). (e.f + g.(h + i))) ) metal (gnd) 4) onsidere a seguinte equação lógia: = ((a.b +.d). (e.f + g.(h + i))). Pede-se: a. Diagrama lógio b. Diagrama de transistores. Número de transistores d. Quantos transistores há em série no plano N (onjunto de transistores N) e no plano P? e. Se esta mesma função fosse implementada om portas simples (nand, nor, inversor) quantos transistores seriam neessários? Qual seria a profundidade lógia desta implementação sem portas omplexas? Desenhe o iruito lógio equivalente. 5) onsidere o netlist spie abaixo, o qual representa uma porta lógia MOS omplexa, dual: MN out e 3 gnd NMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MN2 out e2 3 gnd NMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MN3 out e3 3 gnd NMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MN4 3 e4 4 gnd NMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MN5 3 e5 4 gnd NMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MN6 3 e6 4 gnd NMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MN7 4 e7 gnd gnd NMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MN8 out e8 gnd gnd NMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MP9 out e 5 v PMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MP0 5 e2 6 v PMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MP 6 e3 9 v PMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MP2 out e4 7 v PMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MP3 7 e5 8 v PMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MP4 8 e6 9 v PMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MP5 out e7 9 v PMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U MP6 9 e8 v v PMOS L=0.8U W=8U AD=7.6P AS=7.6P PD=20.4U PS=20.4U 4

5 Pede-se: a) Diagrama de transistores (ompreensível) b) Diagrama lógio ) Número de transistores total, número máximo de transistores em série no plano N, e número máximo de transistores em série no plano P. d) omplete o layout desta porta lógia, sobre o modelo apresentado na figura abaixo (esta élula tem garantidamente aminho dual em ambos os planos), difereniando os níveis de metal. Não alterar a ordem dos transistores. e) Se esta mesma função fosse implementada om portas simples (nand, nor, inversor) quantos transistores seriam neessários? Justifique. 6) onsidere o layout abaixo: a. Determine o diagrama de transistores desta porta lógia (fazer desenho ompreensível) b. Para o vetor de entrada ABDE = {0} determine o valor lógio da saída.. Esta porta lógia está orretamente projetada? Tanto em aso afirmativo omo negativo, justifiar a resposta V b a d e SAÍDA A D E B b a d e GND 7) onsidere a porta omplexa ao lado. a. Qual o valor observado na saída quando A=, B= 0, = 0, D= 0, E=, = 0? Esta porta está orretamente projetada? Em aso negativo, explique o motivo. b. aso esta porta esteja mal projetada, onsidere que o plano P represente a função desejada pelo projetista. omo fiaria o diagrama elétrio do plano N? 5 D E A B saída

6 8) onsidere as equações lógias abaixo: Pede-se para ada função ao lado: a) Diagrama lógio. b) Diagrama de transistores. ) Layout (stik) de ada função. d) Número de transistores total, número de transistores no plano N/P, número de transistores em série em ada plano = (a.b + + d) = (a + b).(.d.e +.f) = (a. b) + (.(d + ( e.f))) = a.(b + (.d) + (e.f)) = (((a + b)..) + (d.e.f)).g Utilizar o template abaixo para o diagrama stik: Solução de : out v aminho de Euler: A B D B A A D v out B D gng A B D (a.b + + d) = gnd 9) Outras funções de portas omplexas que podem ser utilizadas omo exeríios: unção = not ((a+b)*(*d*e+f*g*(h+i))) = not ((a+b)*(+d+e*(f*g+h*i))) = not ((a+b**(d+e))*(f+g+h+i)) = not ((a*b+*d)*(e*f+g*(h+i))) = not ((a*(b+)+d*e*f)*(g+h+i)) = not ((a+b+*d)*(e+f+g*(h+i))) = not ((a+b+*(d+e))*(f+g+h+i)) = not ((a+b++d)*(e+f+g+h*i)) = not (a*b*(+(d+e+f)*(g+h+i))) = not (a*b*(+d*e+f*g+h*i)) 6

7 DIMENSIONAMENTO DE PORTAS LÓGIAS 20) onsidere a rede multi-estágio abaixo. Ao invés de definirmos as apaitânias por, define-se pela apaitânia equivalente em x mirons de gate. Pede-se: a) Atraso mínimo no aminho (em unidades adimensionais de atraso) b) Dimensionamento para atraso mínimo do inversor, nand e nor ) ontribuição do atraso em ada porta, e verifique se o somatório dos atrasos onfere om o atraso mínimo no aminho. 0 m ap. gate x y z 20 m ap. gate 2) Dimensione o seguinte iruito (valores de a, b, e ) para obter o menor tempo de propagação da entrada para saída. d entrada a b g = g = 4/3 g = 5/3 g = saída 9 22) onsidere que o aminho mais longo em um dado iruito ompreenda 8 portas lógias. O aminho rítio ompreende 8 portas nand-4, todas om fan-out 3. Determine o atraso d (adimensional) desta seqüênia de portas. Atenção: o fator de branh ompreende o produtório de 7 saídas e a relação de arga será igual a 3. 23) onsidere 2 formas distintas de se implementar uma porta AND-2, om uma relação de arga de 6 entre a entrada e a saída. Determine o esforço do aminho para ambas onfigurações. Qual das duas onfigurações é mais rápida? alule o tamanho relativo x e y das portas lógias para que se obtenha o atraso mínimo. x 6 y 6 24) onsidere a rede multi-estágio abaixo, onde as apaitânias estão definidas por x mirons de gates (g_inv=, g_nand2=4/3, g_nand3=5/3, g_nor4=9/3) ? d e a b

8 Neste exeríio espeífio, todas as portas lógias estão dimensionadas, exeto o inversor de saída. Supondo que o projetista determinou que o atraso neste aminho devesse ser 28 unidades de atraso de propagação, determine o dimensionamento do inversor e. (lembrando: a fórmula de básara é (-b +- sqrt(b^2-4a))/2a. Dia: não usar a equação de atraso mínimo f. Montar equações de atraso para ada gate utilizando a equação d=g*h+p. Assim teremos d A + d B + d + d D + d E = 28, resultando em uma equação de segundo grau. Havendo duas soluções possíveis, qual seria a adotada? Por quê? Dimensionamento (mirons) Atraso da porta A 0 <determinar> B 30 <determinar> 30 <determinar> D 45 <determinar> E <determinar> <determinar> Atraso total: 28 Qual seria o atraso mínimo no aminho, onsiderando apenas a relação de arga (H), derivação (B), esforço lógio (G), parasitas e número de estágios? 25) O projetista, ao utilizar uma ferramenta de síntese, obteve duas soluções distintas para um mesmo iruito, onforme abaixo. Determine a solução que teria menor área (somatório do dimensionamento dos transistores 0/b//d), e o menor atraso. Justifique as esolhas. 0 b d d d 400 Opção Opção 2 26) onsidere que um projetista neessita de uma função inversor para arregar uma arga 25 vezes superior à arga de entrada. O projetista onsidera 3 opções: um únio inversor, três inversores em série e ino inversores em série. a) Para a esolha, alule a ontribuição de ada estágio. O que signifia este valor no dimensionamento do 25 transistor? 25 b) alule o atraso mínimo do aminho. Através deste álulo, diga qual a melhor esolha para o projetista. 25 ) Verifique se a fórmula para o número de estágios N log 4 onfere om o resultado obtido. 8

9 27) onsidere que um projetista neessita de uma função inversor para arregar uma arga 800 vezes superior à arga de entrada (isto oorre, por exemplo, em iruitos de entrada e saída). O projetista onsidera 4 opções: um únio inversor, três inversores em série, ino inversores em série e sete inversores em série. A figura ao lado ilustra a onfiguração para 3 inversores em série. Pede-se a) alule o atraso mínimo do para as 4 onfigurações (-3-5-7). Através deste álulo, diga qual a melhor esolha para o projetista. b) Para a onfiguração esolhida, determine o dimensionamento de ada inversor. 800 órmulas úteis: ^ - atraso mínimo em um aminho: D = N. N + P, onde N orresponde ao número de estágios e o esforço do aminho. - = G.B.H, onde: G é o esforço lógio do aminho: G = gi total B é a influênia da derivações no aminho: B = b, onde i b i = H é a relação entre a apaitânia de saída pela apaitânia de entrada - a ontribuição de ada estágio ao longo de um aminho para se obter o atraso mínimo é dado por: ^ N f = gi. hi = gi. - de posse da ontribuição de ada estágio, dimensiona-se a porta lógia: in = ^ f - atraso de uma porta: d = g. h + p (onde g é o esforço lógio) g (esforço Lógio) n Inversor Nand 4/3 5/3 6/3 7/3 (n+2)/3 Nor 5/3 7/3 9/3 /3 (2n+)/3 out useful 9

10 INTEGRANDO TODOS OS TÓPIOS 28) onsidere o layout abaixo, omposto por portas lógias NAND, NOR e INVERSOR, entradas {a,b,,d,e}, nodos internos {N,N2,N3} e saídas {S,S2}. Neste layout não há utilização de METAL2, nem VIAS. a. aça o diagrama de portas lógias do layout. Para ada porta lógia, indiar as entradas e saídas om o labels do layout ( {a,b,,d,e,n,n2,n3,s,s2} ). b. A partir do diagrama lógio obtido, indiar qual a parte deste iruito que pode ser otimizada om uma porta omplexa. b.) Determine o diagrama de transistores desta porta lógia omplexa e o orrespondente diagrama lógio.. b.2) Apresente o diagrama stik desta porta lógia, indiando as amadas utilizadas. b.3) Qual o número total de transistores do iruito om e sem a otimização proposta?. onsiderar que o dimensionamento da porta lógia om entradas {a,b} no layout apresentado seja de 2 (2 unidades de dimensionamento) e que a arga de saída seja 5 vezes superior a este dimensionamento..) Determine o atraso mínimo do aminho mais longo (saídas de portas lógias om labels N, N2, N3, S). onsiderar na derivação portas de mesmo dimensionamento. (g_inv=, g_nand2=4/3, g_nand3=5/3, g_nor2=5/3, g_nor3=7/3)..2) Determine o dimensionamento das portas lógias neste aminho..3) Determine o atraso de ada porta lógia. V b a d e N S2 N2 N3 S b a d GND e 0