Trabalho 3: Projeto, Leiaute e Análise de um Buffer CMOS Multi-estágio

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1 1. Introdução Trabalho 3: Projeto, Leiaute e Análise de um Buffer CMOS Multi-estágio Dieison Soares Silveira Universidade Federal do Rio Grande do Sul UFRGS Instituto de Informática Programa de Pós-Graduação em Computação dssilveira@inf.ufrgs.br Este trabalho apresenta o leiaute, extração de elementos de circuito parasitas a partir do leiaute e caracterização elétrica de um buffer CMOS multi-estágio, que tem por objetivo atingir o menor atraso. Além disso, é realizada uma análise teórica quantitativa para definir o tamanho desse buffer multi-estágio. Para essa implementação foram utilizados os parâmetros do PDK (Physical Design Kit) da empresa AMS para tecnologia CMOS 0,35µm. A Seção 2 apresenta a metodologia utilizada no trabalho, identificando ferramentas e parâmetros utilizados. Além disso, as restrições de projeto determinadas para esse trabalho são apresentadas nessa seção. A Seção 3 apresenta a análise teórica quantitativa utilizada para modelar o buffer multi-estágio. A Seção 4 apresenta o projeto elétrico do buffer com o diagrama esquemático e o testbench. A Seção 5 apresenta o leiaute desenvolvido para o buffer. A Seção 6 apresenta a caracterização elétrica do buffer com a curva da função de transferência DC, análise dos tempos de resposta e os resultados de potência e energia média consumida. A Seção 7 conclui este trabalho. 2. Metodologia e restrições do trabalho Os resultados apresentados nesse trabalho foram obtidos através do software de EDA Virtuoso da Cadence utilizando o simulador elétrico SPECTRE. Os passos para a caracterização elétrica e as restrições impostas ao projeto são apresentadas a seguir: Modelagem teórica do buffer multi-estágio Projeto elétrico e implementação do leiaute do buffer Extração da função de transferência DC (Vout x Vin) e análise das margens de ruído high e low Obtenção dos tempos de resposta do buffer Cálculo da potência dissipada para uma frequência de 200 MHz Cálculo do consumo energético do buffer inteiro para um par de transições L-H e H-L Trilhas de alimentação de metal1 com largura de 2 µm Célula com 10 µm de altura Fazer um leiaute minimizado, permitindo ainda interconexão pelo abutment

2 3. Análise teórica para modelagem do Buffer A estratégia adotada para modelar o buffer multi-estágio parte de decisões de projeto inicialmente especificadas, tais como: CL: carga de saída = 2pF L: comprimento do canal = 0,35 µm Wn1: largura do poço n no inversor do 1º estágio = 2 µm Wp1: largura do poço p no inversor do 1º estágio = 3 µm Cox: capacitância por unidade de área do óxido de porta 4,54fF/(µm)2 O atraso em uma cadeia de inversores com N estágios pode ser dado segundo [Rabaey et al. 2004] por: (1) Na equação 1, t p0 é o atraso inicial, F é a relação entre a carga de saída CL e a carga de entrada C gin, e γ é um fator de proporcionalidade entre a capacitância interna C int e C gin, geralmente um valor próximo a 1 na maioria do processos abaixo de 1 µm. Dessa forma, o menor atraso de propagação In-Out será obtido minimizando a relação. A equação 2 apresenta a fórmula para o cálculo da carga de entrada C gin e a equação 3 apresenta a fórmula para o cálculo do fator F. A seguir são apresentados os cálculos e os valores obtidos para C gin e F. (2) (3) Dessa forma, para obter um buffer multi-estágio com o atraso mínimo para as dimensões iniciais acima mencionadas, basta seguir a fórmula apresentada na equação 1. A Tabela 1 apresenta os valores obtidos nesses cálculos, considerando γ = 1e o fator de tappering. Tabela 1. Cálculo do número de estágios do Buffer CMOS N f t p 1 251,73 252, ,866 33, ,314 21, ,983 19, ,021 20,105 É possível observar na Tabela 1 que os valores ótimos de N e f para o mínimo atraso de propagação são 4 e 3,983, respectivamente. Dessa forma, o modelo teórico do buffer CMOS multi-estágio pode ser observado na Tabela 2.

3 Tabela 2. Modelo teórico do buffer CMOS multi-estágio Estágio Wn (µm) Wp (µm) ,96 11, ,7 47, ,26 189,6 4. Projeto elétrico Considerando a metodologia apresentada na Seção 2 e os resultados da análise teórica da Seção 3, o projeto esquemático do buffer com 4 estágios foi elaborado. A Figura 1 apresenta o esquemático proposto. Figura 1. Representação esquemática do buffer 4 estágios projetado Como pode ser observado na Figura 1, é possível perceber a aproximação imposta pela ferramenta para as larguras dos transistores utilizados. A Tabela 3 apresenta o comparativo entre os tamanhos teóricos e o tamanho real dos transistores utilizados. Conforme pode ser visto na Tabela 3, o tamanho real dos transistores é um pouco maior ( 1%) que o tamanho teórico dos transistores. Tabela 3. Comparativo entre os tamanhos teórico e real dos transistores Wn e Wp do buffer 4 estágios Estágio Wn teórico (µm) Wn real (µm) Wp teórico (µm) Wp real (µm) , , , , , ,6 192 Após a etapa inicial do projeto esquemático do buffer, o testbench para o buffer foi elaborado. A Figura 3 apresenta o testbench utilizado para caracterização elétrica do buffer 4 estágios. Nessa figura também pode ser visto o símbolo utilizado para a célula desenvolvida.

4 (a) (b) Figura 2. (a) Símbolo e (b) testbench utilizado para caracterização elétrica do Buffer Como pode ser visto na Figura 2, o testbench possui na entrada Vin um tempo de transição de 100ps para as transições 0V 3,3V 0V e a saída possui um capacitor de carga CL = 2 pf. 5. Leiaute do Buffer CMOS 4 estágios Antes da extração das características elétricas do buffer projetado, foi realizada a definição e verificação do seu leiaute sob as regras de leiaute e os parâmetros do PDK (Physical Design Kit) da empresa AMS para tecnologia CMOS 0.35μm (processo C35B4), considerando ainda todas as decisões de projeto já citadas nas Seções 3 e 4. O leiaute proposto para o buffer 4 estágios CMOS complementar pode ser visualizado na Figura 3. Após todas as verificações, a versão extraída desse leiaute, contendo os componentes parasitas modelados pela ferramenta, pode ser visualizada na Figura 4. Figura 3. Leiaute do Buffer CMOS 4 estágios Figura 4. Leiaute com parasitas extraídos do Buffer CMOS 4 estágios

5 Em função das limitações de altura da célula impostas no projeto (10 µm) e, visto que as dimensões do inversor base já ocupavam uma boa parte desta altura, tanto os transistores PMOS quanto os NMOS das redes PUN e PDN foram inseridos no leiaute utilizando a técnica de folding. A largura dessa célula é de 120 μm, totalizando uma área de 1200 (μm)². 6. Caracterização elétrica Nessa seção será abordada toda a caracterização elétrica do buffer CMOS de 4 estágios, apresentado a função de transferência DC com as margens de ruído high e low e a potência e energia média consumida. 6.1 Função de transferência DC Para caracterização da função de transferência (Vout x Vin ), foi considerada a tensão na saída primária do buffer em relação à tensão de entrada no inversor de primeiro estágio. Uma análise DC foi realizada, variando a fonte de tensão DC de 0V à 3,3V com passos de 1 mv, observando o comportamento na saída. Um gráfico com a curva de transferência é apresentado na Figura 5. (a) (b) Figura 5. Curvas da função de transferência para o buffer projetado, (a) com os valores da derivada positiva, (b) zoom com passos de 1 mv e (c) com passos de 10 µv (c)

6 As Figuras 5.b e 5.c apresentam uma ampliação para a mesma região do gráfico. Porém, na Figura 5.b a curva foi gerada com passos de 1mV, como solicitado na especificação do trabalho, a qual apresenta uma rampa de subida abrupta. Já na Figura 5.c a curva apresenta uma rampa de subida mais suave quando comparada a curva anterior. Isto se deve ao fato de que na Figura 5.c foi utilizado passos de 10 µv, o qual conseguiu capturar todos os movimentos de subida. A partir dos gráficos apresentados anteriormente foi possível calcular as margens de ruído high e low para o buffer CMOS de 4 estágios. 6.2 Análise dos tempos de resposta Para caracterização dos tempos de resposta do buffer projetado, uma análise transiente dos sinais de entrada e saída no testbench (Figura 2.b) foi realizada. A proposta é obter os valores de tempo de subida e descida do sinal (T rise e T fall, respectivamente), além da propagação de atraso H-L e L-H (Tp hl e Tp lh ). Utilizando as definições em Rabaey [Rabaey et al. 2004], esses valores podem ser calculados conforme a Figura 6. Figura 6. Definições dos tempos de resposta A Figura 7 apresenta os tempos de resposta para o buffer CMOS 4 estágios projetado. A partir dos tempos apresentados nessa figura foi possível calcular os tempos de resposta para T rise, T fall, Tp hl, Tp lh e TP médio do buffer. Os cálculos e os valores obtidos para esses tempos de resposta são apresentados nas fórmulas a seguir.

7 Figura 7. Tempos de resposta para o buffer CMOS 4 estágios projetado 6.3 Potência e energia consumidas A potência média e a energia consumida pelo buffer 4 estágios projetado, foram calculadas considerando uma análise transiente utilizando frequência de chaveamento Fo = 200MHz. Para calcular a potência média e a potência RMS dissipada pelo buffer (sobre o pino de VDD) foi utilizada a calculadora da própria ferramenta de síntese. Para o cálculo do consumo de energia média, considerou-se apenas um par de transições L-H e H-L. Para isso, foi suficiente a multiplicação da potência média obtida no pior caso pelo tempo onde ocorre apenas duas transições (5ns). Os cálculos e os valores obtidos para a potência média, potência RMS e consumo energético são apresentados nas fórmulas a seguir.

8 = 20,91 mw 7. Conclusões Este trabalho apresentou o projeto elétrico e de leiaute de um buffer CMOS multi-estágio. Incialmente foi apresentada uma análise teórica quantitativa para modelar o buffer. Com essa análise pode-se definir a quantidade de estágios utilizadas no buffer, de forma que o buffer apresentasse o menor atraso, assim ficou definido que o buffer utilizaria 4 estágios. A função de transferência DC do buffer e as margens de ruído high e low foram também apresentadas. O leiaute do buffer foi desenvolvido e os circuitos parasitas foram extraídos, a célula do buffer atingiu uma largura de 120 μm e a área total do foi de 1200 (µm)². Foram também analisados os tempos de resposta do buffer sob as condições de estresse determinadas no testbench,sendo que o buffer apresentou um Tp médio de 659,9 ps. As potências, média e RMS, do buffer para a frequência de chaveamento de 200 MHz foram determinadas, sendo que o buffer apresentou uma dissipação de potência média de 10,45 mw e 20,91 mw de potência RMS, o consumo energético do buffer 4 estágios para uma transição (5 ns) foi de 52,25 pj. Referências Rabaey, J. M., Chandrakasan, A., and kikolic, B. (2003). Digital Integrated Circuits: A Design Perspective. Prentice Hall, 2 nd edition. AMS 0.35 µm CMOS C35 Design Rules, revisão 2.0, 2003.