Trabalho 2: Projeto Elétrico e de Leiaute de um Inversor CMOS

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Tiago Amaro Padilha
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1 Trabalho 2: Projeto Elétrico e de Leiaute de um Inversor CMOS 1. Introdução Dieison Soares Silveira Universidade Federal do Rio Grande do Sul UFRGS Instituto de Informática Programa de Pós-Graduação em Computação dssilveira@inf.ufrgs.br Este trabalho tem como objetivo principal desenvolver de forma Full-Custom um inversor CMOS de forma a assimilar a parte teórica que envolve processos de manufatura da tecnologia CMOS, suas regras de projeto, princípios de funcionamento tanto dos transistores MOS quanto do inversor propriamente dito. De forma a contemplar estes objetivos, este trabalho apresenta análises sobre função de transferência, margens de ruído, atrasos de propagação, dissipação de potência, consumo energético e leiaute com extração de parasitas para um transistor CMOS. Para isso, foram utilizados os parâmetros do PDK (Physical Design Kit) da empresa AMS para tecnologia CMOS 0,35µm. A Seção 2 apresenta a metodologia utilizada no trabalho, identificando ferramentas e parâmetros utilizados. Além disso, as restrições de projeto determinadas para esse trabalho são apresentadas nessa seção. A Seção 3 apresenta o projeto elétrico do inversor com o esquemático, símbolo e testbench utilizado nas simulações. A Seção 4 apresenta o leiaute desenvolvido para o inversor e o leiaute com a extração dos circuitos parasitas. A Seção 5 apresenta a caracterização elétrica completa do projeto com a função de transferência DC, a análise dos tempos de resposta e os resultados de potência e energia média consumida. E na Seção 6 são apresentadas as principais conclusões obtidas com o desenvolvimento desse trabalho. 2. Metodologia e restrições do trabalho Os resultados apresentados nesse trabalho foram obtidos através do software de EDA Virtuoso da Cadence utilizando o simulador elétrico SPECTRE. Os principais passos do trabalho, bem como as restrições que devem ser respeitadas são apresentados a seguir: Projeto elétrico e implementação do leiaute do inversor Extração da função de transferência DC (Vout x Vin) e análise das margens de ruído high e low Obtenção dos tempos de resposta do inversor Cálculo da potência dissipada para uma frequência de 200 MHz Utilizar uma carga de saída CL = 50fF Cálculo do consumo energético do inversor para um par de transições L-H e H-L

2 Trilhas de alimentação de metal1 com largura de 2 µm Célula com 10 µm de altura Não utilizar polígonos de metal3 e metal4 Fazer um leiaute minimizado, permitindo interconexão pelo abutment 3. Projeto elétrico Considerando a metodologia e as restrições de projeto apresentadas na seção anterior, o projeto esquemático do inversor foi desenvolvido. As larguras de canal utilizadas para os transistores NMOS e PMOS foram 2 µm e 3 µm, respectivamente. A Figura 1 apresenta o esquemático do inversor proposto e o símbolo utiliza para a célula do inversor. (a) (b) Figura 1. (a) Representação esquemática e (b) símbolo do inversor projetado Pode ser observado na Figura 1.a, as características de complementaridade entre os transistores PMOS e NMOS, caracterizando o inversor CMOS. Nesse esquemático, a entrada do inversor é o pino IN, a saída é o pino OUT e a alimentação é dada pelos pinos VDD e GND. Outro detalhe importante a ser destacado nessa figura é que a restrição de comprimento mínimo de canal foi obedecida, utilizando os 0,35 µm da regra de leiaute adotada (l = 0.35µ na Figura 1.a). Após a etapa inicial do projeto esquemático, o testbench para o inversor foi elaborado. A Figura 2 apresenta o testbench utilizado para caracterização elétrica do inversor. Como pode ser visto nessa figura, o testbench é composto por 3 células do inversor conectadas em sequência, sendo que a entrada do primeiro inversor possui uma

3 fonte com tempo de transição de 100ps para as transições 0V 3,3V 0V e a saída do terceiro inversor possui um capacitor de carga CL = 50 ff. Figura 2. Testbench utilizado para caracterização elétrica do inversor CMOS 4. Leiaute do inversor CMOS Antes da extração das características elétricas do inversor projetado, foi realizada a definição e verificação do seu leiaute sob as regras de leiaute e os parâmetros do PDK (Physical Design Kit) da empresa AMS para tecnologia CMOS 0.35μm (processo C35B4), considerando ainda todas as decisões de projeto já citadas nas seções anteriores. O leiaute proposto para o inversor CMOS complementar pode ser visualizado na Figura 3.a. Após todas as verificações, a versão extraída desse leiaute, contendo os circuitos parasitas modelados pela ferramenta pode ser visualizada na Figura 3.b. (a) Figura 3. (a) Leiaute e (b) leiaute extraído do inversor CMOS (b)

4 Como pode ser observado na Figura 3, não foi utilizado neste leiaute a técnica de folding dos inversores. Optou-se pelo aproveitamento máximo de espaço da célula de forma que apenas um finger de poly fosse utilizado. Desta forma, o transistor NMOS utilizou 2µm de largura e o transistor PMOS utilizou 3 µm de largura. A largura dessa célula é de 3 μm, totalizando uma área de 30 (μm)². 5. Caracterização elétrica Nessa seção será abordada toda a caracterização elétrica do inversor CMOS projetado, apresentado a função de transferência DC com as margens de ruído high e low e a potência e energia média consumida. Todos esses resultados foram obtidos após a extração dos circuitos parasitas presentes no leiaute do inversor. 5.1 Função de transferência DC Para caracterização da função de transferência (Vout x Vin ), foi considerada a tensão na saída do segundo inversor em relação à tensão de entrada nesse inversor. Uma análise DC foi realizada, variando a fonte de tensão DC de 0V à 3,3V com passos de 1 mv, observando o comportamento na saída. Um gráfico com a curva de transferência é apresentado na Figura 4. A Figura 4 também apresenta a curva da derivada (em cor amarela e pontilhada) para a saída do inversor. Esta curva é utilizada para indicar os pontos de tensão Vih, Vil, Vol e Voh que são utilizados para calcular as margens de ruído do circuito. Figura 4. Curva da função de transferência e derivada obtida com o inversor projetado

5 A partir do gráfico apresentado na Figura 4 foi possível calcular as margens de ruído high e low para o inversor CMOS. 5.2 Análise dos tempos de resposta Para caracterização dos tempos de resposta do inversor projetado, uma análise transiente dos sinais de entrada e saída no testbench (Figura 2) foi realizada. A proposta é obter os valores de tempo de subida e descida do sinal (T rise e T fall, respectivamente), além da propagação de atraso H-L e L-H (Tp hl e Tp lh ). Utilizando as definições em Rabaey [Rabaey et al. 2004], esses valores podem ser calculados conforme a Figura 5. Figura 5. Definições dos tempos de resposta Figura 6. Tempos de resposta do inversor projetado

6 A Figura 6 apresenta os tempos de resposta para o inversor CMOS projetado. A partir dos tempos apresentados nessa figura foi possível calcular os tempos de resposta para T rise, T fall, Tp hl, Tp lh e TP médio do inversor. Os cálculos e os valores obtidos para esses tempos de resposta são apresentados nas fórmulas a seguir. 5.3 Potência e energia consumidas A potência média e a energia consumida pelo inversor CMOS projetado, foram calculadas considerando uma análise transiente utilizando frequência de chaveamento Fo = 200MHz. Para calcular a potência média e a potência RMS dissipada pelo inversor (sobre o pino de VDD) foi utilizada a calculadora da própria ferramenta de síntese. Para o cálculo do consumo de energia média, considerou-se apenas um par de transições L-H e H-L. Para isso, foi suficiente a multiplicação da potência média obtida no pior caso pelo tempo onde ocorre apenas duas transições (5ns). Os cálculos e os valores obtidos para a potência média, potência RMS e consumo energético são apresentados nas fórmulas a seguir. ( ( ) ) ( ( ) ) = 201,5 µw 6. Conclusões Este trabalho apresentou o projeto elétrico e de leiaute de forma Full-Custom de um inversor CMOS. Foi apresentada a função de transferência DC do inversor e as margens de ruído high e low. O leiaute do inversor foi desenvolvido e os circuitos parasitas foram extraídos, a área total do inversor CMOS foi de 30 (µm)². Foram também analisados os tempos de resposta do inversor sob as condições de estresse determinadas no testbench. As potências, média e RMS, do inversor foram determinadas, sendo que o inversor apresentou uma dissipação de potência média de 36,8 µw e 201,5 µw de potência RMS, o consumo energético do inversor para uma transição (5 ns) foi de 0,184pJ. Referências Rabaey, J. M., Chandrakasan, A., and kikolic, B. (2003). Digital Integrated Circuits: A Design Perspective. Prentice Hall, 2 nd edition. AMS 0.35 µm CMOS C35 Design Rules, revisão 2.0, 2003.

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