Portas lógicas CMOS João Canas Ferreira

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1 Portas lógicas CMOS João Canas Ferreira FEUP/DEEC Março de 2012 Tópicos de Projecto de Circuitos VLSI Transístores 1

2 Conteúdo Portas CMOS complexas Estrutura geral Caraterísticas gerais Layout de células Esforço lógico (dimensionamento) Baseado em: J. Rabaey,. Chandrakasan, B. Nikolic Digital Integrated Circuits, 2ª ed, Prentice-Hall Transístores 2

3 Circuitos CMOS estáticos complementares V DD In1 In2 InN In1 In2 InN PUN PDN PMOS NMOS F(In1,In2, InN) PUN e PDN são redes lógicas duais Transístores 3

4 Porta NND Transístores 4

5 Porta NOR Transístores 5

6 Porta CMOS complexa (complementar, estática) B C D D B C OUT = D + (B + C) Transístores 6

7 Construção de porta lógica V DD V DD D B C F SN1 D B F C SN4 SN2 SN3 D C B F (a) rede pull-down (a) identificar sub-redes hierarquicamente D B C (c) Porta completa Transístores 7

8 Conteúdo Portas CMOS complexas Estrutura geral Caraterísticas gerais Layout de células Esforço lógico (dimensionamento) Baseado em: J. Rabaey,. Chandrakasan, B. Nikolic Digital Integrated Circuits, 2ª ed, Prentice-Hall Transístores 8

9 Caraterísticas das portas CMOS Excursão total: margens de ruído grandes Níevis lógicos não dependem das dimensões dos dispositivos (ratioless) Caminho entre saída e Vdd/Gnd em regime estacionário: baixa resistência de entrada Resistência de entrada muito elevada (corrente DC de entrada 0) Sem camingo direto entre Vdd e Gnd: sem dissipação estática de potência traso depende de capacidade de carga e resistência dos transístores Transístores 9

10 Modelo para determinação de atrasos R eq R p B R p R p B R p R n B C L R n C L R p C int NND2 R n C int INV R n R n B C L NOR2 Transístores 10

11 Impacto do padrão de entradas no atraso R p B R p traso é dependente do padrão das entradas Transição de 0 para 1 ambas as entradas a zero R n B C L atraso é 0.69 (R p /2) C L uma entrada a zero R n C int traso é 0.69 R p C L Transição de 1 para 0 ambas as entradas a um atraso é R n C L Transístores 11

12 traso em função do padrão de entradas =B=1 0 Padrão de entrada traso (ps) Tensão [V] tempo [ps] = 1, B=1 0 =1 0, B=1 =B=0 1 =1, B=0 1 = 0 1, B=1 =B=1 0 =1, B=1 0 = 1 0, B= NMOS = 0.5µm/0.25 µm PMOS = 0.75µm/0.25 µm C L = 100 ff Transístores 12

13 Dimensionamento de transístores (1/2) R p R p 2 B 2 4 B R p 2 R n B C L 4 R p C int 2 R n Cint 1 R n R n B 1 C L Portas equilibradas (assumindo β = 2) Transístores 13

14 Dimensionamento de transístores (2/2) 4 3 B C D 4 6 OUT = D + (B + C) 2 D 1 B 2 C 2 Transístores 14

15 Questões de "fan-in" B C D C L traso de Elmore: B C D C 3 C 2 C 1 t phl =0.69 R 1 C 1 R 1 R 2 C 2 R 1 R 2 R 3 C 3 R 1 R 2 R 3 R 4 C L Supondo todos os transístores iguais: t phl =0.69 R eqn C 1 2C 2 3C 3 4C L traso de propagação deteriora-se rapidamente com o "fan-in" (nº de sinais de entrada): no pior caso, quadraticamente. Transístores 15

16 Tempo de propagação em função de "fan-in" Regra prática: Evitar portas lógicas com mais de 4 entradas. Transístores 16

17 Tempo de propagação em função de "fan-out" t p NOR2 t p NND2 t p INV t p eff. fan-out Transístores 17

18 Portas rápidas: técnica 1 umento dos transístores Útil enquanto a capacidade de "fanout" (externa) for dominante Dimensionamento progressivo In N MN C L Modelo de atraso de Elmore: M1 > M2 > M3 > > MN (FET mais próximo da saída é o menor) In 3 M3 C 3 In 2 In 1 M2 M1 C 2 C 1 Pode reduzir atraso mais de 20%; ganhos decrescentes com redução das dimensões Transístores 18

19 Portas rápidas: técnica 2 Ordem de chegada dos sinais de entrada caminho crítico caminho crítico atraso determinado pela descarga de C L, C 1 e C 2 atraso determinado pela descarga de C L Transístores 19

20 Portas rápidas: técnica 3 Estruturas lógicas alternativas F = BCDEFGH Objectivo: diminuir "fan-in" Transístores 20

21 Portas rápidas: técnica 4 "Isolar" fan-in de fan-out inserindo buffers C L C L Transístores 21

22 Portas rápidas: técnica 5 Redução da amplitude de tensão t phl = 0.5 (C L V DD )/ I DSTn = 0.5 (C L V swing )/ I DSTn redução linear do atraso também reduz consumo de potência Mas a porta seguinte é muito mais lenta Ou é necessário usar sense amplifiers para recuperar o nível de tensão (memórias) Transístores 22

23 Conteúdo Portas CMOS complexas Estrutura geral Caraterísticas gerais Layout de células Esforço lógico (dimensionamento) Baseado em: J. Rabaey,. Chandrakasan, B. Nikolic Digital Integrated Circuits, 2ª ed, Prentice-Hall Transístores 23

24 Standard cell (anos 80) (Faltam poços e contactos) Transístores 24

25 Standard cell (anos 90) Transístores 25

26 Estrutura de célula Transístores 26

27 Variantes de célula inversora Transístores 27

28 Célula de porta NND2 Transístores 28

29 Planeamento (diagrama de sticks) Sem tamanhos Posições relativas Transístores 29

30 Planeamento de células complexas B j C Grafo X C PUN X = C ( + B) X i V DD C i B B C B j GND PDN Desenhar dois grafos Determinar caminho de Euler: percurso através de todas as arestas (só 1 vez) Layout com difusão contínua! Consistentes = mesma sequência de nós nos 2 percursos (PDN e PUN) Transístores 30

31 Duas alternativas de implementação Sem quebras de difusão Transístores 31

32 Exemplo: Porta OI22 C X PUN B D D C X = (+B) (C+D) X V DD C D B B B C D GND PDN Transístores 32

33 Transístores largos Transístores 33

34 Conteúdo Portas CMOS complexas Estrutura geral Caraterísticas gerais Layout de células Esforço lógico (dimensionamento) Baseado em: J. Rabaey,. Chandrakasan, B. Nikolic Digital Integrated Circuits, 2ª ed, Prentice-Hall Transístores 34

35 Conteúdo Inversor comportamento estático comportamento dinâmico (tempo de propagação) cadeias de inversores Portas CMOS complexas Esforço lógico (dimensionamento) Baseado em: J. Rabaey,. Chandrakasan, B. Nikolic Digital Integrated Circuits, 2ª ed, Prentice-Hall Transístores 35

36 Dimensionamento de portas lógicas Porta lógica caracterizada por quatro grandezas: Cin, Cp (parasita), Rup, Rdn Porta lógica = instância de um circuito padrão multiplicado por um factor de aumento a Dimensionar porta lógica = determinar a Características do circuito padrão: Capacidade de entrada C t Capacidade intrínseca (parasita) C pt Resistência de pull-up = Res. Pull-down = R t Para uma porta dimensionada: C in = a C t Rup = Rdn = R i = R t /a C pi = a C pt Transístores 36

37 Modelo para o atraso de uma porta lógica t pabs =0.69 R i C out C pi t pabs =0.69 R t a C in C out C in 0.69 R t a a C pt Mapear numa equação da seguinte forma t pabs = g f p f = C out C in d =g f p g = R tc t R inv C inv com e =0.69 R inv C inv atraso em unidades de p= R tc pt R inv C inv Usar este tempo como unidade de referência que caracteriza o processo de fabrico para converter entre valores relativos e absolutos. Para inversores: o esforço lógico g = 1 Valor típico para p inv = 1 Transístores 37

38 Modelo de atraso de uma porta lógica traso de uma porta: d= h + p atraso de esforço (effort delay) atraso intrínseco Esforço lógico: h = g * f esforço lógico fan-out efectivo = C out /C in d = g * f + p O esforço lógico depende apenas da topologia, não das dimensões. O esforço eléctrico ("fan-out" efectivo) depende da carga e das dimensões da porta. Transístores 38

39 Definições de esforço lógico g Definição 1: O esforço lógico de uma porta (lógica...) define-se como o número de vezes que essa porta é pior a fornecer corrente que um inversor com a mesma capacidade de entrada. Definição 2: O esforço lógico de uma porta (lógica...) define-se como a razão entre a sua capacidade de entrada e a capacidade de entrada de um inversor capaz de fornecer a mesma corrente. Definição 3: O esforço lógico de uma porta (lógica...) define-se como o declive da curva de atraso vs. fanout dividido pelo declive da curva correspondente para um inversor. Transístores 39

40 Esforço lógico de algumas portas simples Esforço lógico é a razão entre a capacidade de entrada de uma porta e a capacidade de entrada de um inversor com a mesma corrente de saída. g=1 g=4/3 g=5/3 Transístores 40

41 Esforço lógico: portas básicas Transístores 41

42 Esforço lógico de portas (1) Normalized delay (d) g = 4/3 p = 2 d = (4/3)h+2 t pnnd t pinv g = 1 p = 1 d = h+1 F(Fan-in) Fan-out (h) (Nota: Na figura, onde está h deve ler-se f ) Transístores 42

43 Esforço lógico de portas (2) Transístores 43

44 Exemplos 1. Determinar o atraso do inversor FO4 (fanout-of-4) d = f g p=1 4 p inv =4 1=5 2. Determinar o atraso do uma porta NOR-4 que ataca 10 portas idênticas. d = f g p= =34 3. Determinar a frequência de oscilação de um anel de N inversores idênticos d = f g p=1 1 p inv =2 1 2 N F =d = 1 p inv atraso de cada andar de um oscilador Transístores 44

45 Estimação do atraso intrínseco Situação: Porta lógica com a mesma corrente de saída do inversor de referência. Transístores têm canal com o mesmo comprimento. Relação (W/L) p / (W/L) n = β Então: (simplificando) O atraso da porta lógica é X vezes o atraso do inversor de referência (p inv ), em que X é a razão entre a soma das áreas (larguras) de difusão (fontes ou drenos) ligadas ao nó de saída da porta em consideração e as correspondentes áreas do inversor de referência. p= w d 1 p inv NND-2: 1 transístor de pull-down de largura 2 2 transístores de pull-up de largura β, o que leva a p = 2 p inv. NND-n: p = n p inv. Para a porta NOR-n obtém um resultado idêntico. p= C ptx = z C pinv =z p C inv C inv inv C ptx =z C ptinv z= C ptx C ptinv =2 Trata-se de um simplificação importante. Para melhores resultados, deve calibrar-se o modelo a partir de simulações/estudos mais detalhados. Transístores 45

46 Tabela de atrasos parasitas Porta lógica Inversor Nand n entradas NOR n entradas multiplexador n entradas xor, xnor traso parasita p inv n*p inv n*p inv 2*n*p inv n* 2 (n-1) *p inv Transístores 46

47 Esforço de ramificação C total a dimensionar b= C on path C off path C on path C i 1 o dimensionar apenas ao longo do percurso, a porta lógica 1 tem de ser de ser dimensionada contando não apenas com a carga da porta 2, mas também com a carga de C off (que não está a ser dimensionada). C on C off 2 f 1 = C on C off C i = C on C i C on C off C on = f no_branch b Transístores 47

48 Minimizar atraso com dois andares f 1 = C 2 C 1 Generalização: O atraso é minimizado quando cada andar exerce o mesmo esforço (f*g). O resultado é independente das dimensões e dos atrasos parasitas; pode ser generalizado para qualquer número de andares e esforço de ramificação. D= g 1 f 1 p 1 g 2 f 2 p 2 f 2 = C3 C2 f 1 f 2 = C 3 C 1 =F D= g 1 f 1 p 1 g F 2 f1 p 2 D =g f 1 g F 2 1 f =0 2 1 g 1 f 1 =g 2 f 2 Transístores 48

49 traso óptimo de caminho longo f 1 f 2 f N =B F com B= i b i definindo g 1 g 2 g N =G H = g 1 f 1 g 2 f 2 g N f N =GBF todos iguais, logo h= f g h N =H h=h 1/ N D= g i f i p i =N H 1/ N P Esforço do caminho: a) Não é uma medida directa do atraso. b) Não depende da dimensão dos circuitos c) Não é alterado pela inserção de inversores Transístores 49

50 Número de andares óptimo Cenário: caminho com n 1 andares e n 2 inversores, N = n 1 +n 2 ssumir que se pode alterar n 2. (Não altera o esforço do caminho) n D=N H 1/ N 1 i=1 p i N n 1 p inv D N = H 1/ N ln H 1/ N H 1/ N p inv =0 substituindo pelo atraso para número óptimo de andares =H 1/ N p inv 1 ln =0 ρ que satisfaz a equação é o esforço de andar óptimo para todos os andares do percurso: é independente das propriedades do caminho. Transístores 50

51 spectos pragmáticos se p inv =0 então =e=2.718 aproximação 0.71 p inv 2.82 para p inv =1 temos =3.59 Ou usar a tabela... N F 1/ N p inv = N 1 F 1/ N 1 p inv Ou usar... N log 4 H Esforço de caminho H Transístores 51

52 Esforço óptimo por andar: resumo Cada andar "suporta" o mesmo esforço: h N =H h= N H Esforço dos andares: g 1 f 1 = g 2 f 2 = = g N f N "Fan-out" efectivo de cada andar: f i =h/ g i traso mínimo de percurso: D= g i f i p i = NH 1/ N P Número óptimo de andares: N log 4 H Transístores 52

53 Exemplo: Optimização de um percurso (determinação das capacidades de entrada) g = 1 f = a g = 5/3 f = b/a g = 5/3 f = c/b g = 1 f = 5/c C in Fan-out efectivo: F = 5 G = 25/9, B=1 H = FGB =125/9 = 13.9 h = H 1/4 = 1.93 c = 5 *Cin * g 4 / h = 2.59 * Cin b = 2.59 * Cin g 3 / h = 2.23 * Cin a = 2.23 * Cin g 2 / h = 1.93 * Cin h= f i g i =g i C outi C ini C ini = g i C outi h Transístores 53

54 Esforço lógico: Exemplo 2 D = N (FBG)1/N + P (a) D = 2 (3.33 F)1/2 + 9 (b) D = 2 (3.33 F)1/2 + 6 (c) D = 4 (2.86 F)1/4 + 7 F = 1 : b (9.65) F = 12 : c (16.77) Transístores 54

55 Esforço lógico: Sumário (1) Calcular o esforço de percurso: H = GBF Determinar o número óptimo de andares: N ~ log 4 (H) Calcular o esforço do andar: h = H 1/N Fazer um esboço do percurso Determinar os tamanhos: C in = C out * g / h Referência: Sutherland, Sproull, Harris, Logical Effort, Morgan-Kaufmann Transístores 55

56 Esforço lógico: Sumário (2) Resumo das definições Conceito ndar (porta lógica) Percurso esforço lógico g G= g i esforço eléctrico f = C out C in F = C out (percurso) C in (percurso) esforço de ramificação - B= b i esforço h= gf H =GFB atraso h D H = h i número de andares 1 N atraso intrínseco p P= p i atraso d =h p D=D H P daptado de: Logical Effort, Sutherland, Sproull & Harris Transístores 56