Portas Lógicas CMOS. Projecto de Circuitos VLSI FEUP/LEEC 2005/06

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1 Portas Lógicas CMOS Projecto de Circuitos VLSI FEUP/LEEC 2005/06 baseado em: Digital Integrated Circuits (2ª ed.), J. A. Rabaey A. Chandrakhasan, B. Nikolic

2 O inversor CMOS N Well V DD V DD PMOS 2λ PMOS Contactos In Out In Out Metal 1 NMOS Poli-silício NMOS GND

3 Análise DC de primeira ordem V DD V DD R p V OL = 0 V OH = V DD V M = f(r n, R p ) V out V out R n V in = V DD V in =0

4 Resposta transitória V D D V D D R p t phl = f(r on.c L ) = 0.69 R on C L V o u t V o u t C L C L R n V in = 0 (a) Low to high V in = V DD (b) High to low

5 Linhas de carga PMOS V in = V DD +V GSp I Dn = - I Dp V out = V DD +V DSp I Dn V out I Dp V in =0 I Dn I Dn V in =0 V in =1.5 V in =1.5 V GSp =-1 V DSp V DSp V out V GSp =-2.5 V in = V DD +V GSp I Dn = - I Dp V out = V DD +V DSp

6 Característica de carga do inversor CMOS I Dn V in = 0 V in = 2.5 PMOS V in = 0.5 V in = 2 NMOS V in = 1 V in = 1.5 V in = 1.5 V in = 1 V in = 2 V in = 1.5 V in = 1 V in = 0.5 V in = 2.5 V in = 0 V out

7 Curva de transferência do inversor CMOS V out NMOS off off PMOS res res NMOS sat PMOS res NMOS sat PMOS res NMOS sat PMOS sat NMOS sat PMOS sat NMOS res PMOS sat NMOS res PMOS sat NMOS res PMOS off NMOS res PMOS off V in

8 V M em função da razão entre transístores V (V) M V M = V Tn com V DSATn 2 r V DD V Tp V DSATp 2 1 r r= k p V DSATp k n V DSATn W p /W n para valores elevados de V DD V M r V DD 1 r

9 Determinação de V IH e V IL V out V OH V IH V IL = V OH V OL = V DD g g V M V IH =V M V M g V in V IL =V M V DD V M g V OL V IL V IH NM L =V IL NM H =V DD V IH Abordagem simplificada

10 Ganho g do inversor g 1 k n V DSATn k p V DSATp I D V M n p 1 r V M V Tn V SATn /2 n p

11 Atraso de propagação Abordagem 1 t phl 1 2 C L V swing I AV C L k n V DD com I AV = k n 2 V DD V th 2 (canal longo) Corrente média calculada como o valor médio de I D (V DS =V DD ) [saturado] e ID(V DS =V DD /2) [linear], com V GS =V DD.

12 Atraso de propagação Abordagem 2 V DD t phl = f(r on.c L ) = 0.69 R on C L V out V out ln(0.5) R on C L 1 V DD V in = V DD R on C L t

13 Cálculo de t phl R eq 3 4 V DD I DSAT V DD com Logo: I DSAT =k ' W L V DD V T V DSAT V 2 DSAT 2 t phl =ln 2 R eqn C L =0.69 R eqn C L

14 Resposta transitória t plh t phl t p =0.69C L R eqn R eqp 2

15 Atraso em função de W e L t phl = C L V DD C L V DD =0.52 I DSATn W / L n k ' n V DSATn V DD V Tn V DSATn /2 C L t phl 0,52 W / L n k ' n V DSATn

16 Rapidez: Qual a melhor razão NMOS/PMOS? Alargar PMOS beneficia t plh mas degrada t phl. (Porquê?) tplh tp tphl opt = = W / L p = W p L n W / L n W n L p r 1 C w C dn1 C gn2 com r = razão entre as resistências de transístores P e N das mesmas dimensões β = W p /W n r=r eqp / R eqn Ignorando a pista: opt r

17 Impacto do tempo de subida no atraso t p Influência da forma de onda de entrada. t phl (nsec) 0.25 t r : 10% 90% t rise (nsec) t phl = t phl step t r /2 2

18 Cadeia de inversores Exemplo da avaliação do tempo de propagação inserido em circuito In Out C L Dado C L : - Quantos andares para minimizar o atraso? - Como dimensionar os inversores?

19 Atraso de inversor: carga capacitiva Assumir inversor equilibrado cadeias de pull-up e pull-down iguais aprox. resistências iguais R N = R P aprox. tempos t plh e t phl t p =0.69 R eq C int C ext t p =0.69 R eq C int 1 C ext /C int =t p0 1 C ext /C int C int : capacidade intrínseca C ext : capacidade extrínseca (pista e gates atacadas : fan-out) t p0 : atraso intrínseco (sem carga)

20 Atraso do inversor: dependência das dimensões Quando um inversor é aumentado de S (largura: W S W ref ) C int = S C intref e R eq = R eqref / S Então: t p =0.69 R ref /S S C intref 1 C ext / S C intref t p =0.69 R ref C intref 1 C ext S C intref =t p0 1 C ext S C intref t p0 é independente do dimensionamento Nota: Transístor de referência é o mais pequeno transístor simétrico : t phl = t plh

21 O conceito de "fanout" efectivo VDD C int = γ C gin actualmente com γ 1 C gin C int f = C L /C gin "fanout" efectivo C gin : capacidade à entrada da cadeia t p =t p0 1 C ext / C gin =t p0 1 f / O atraso de um inversor depende apenas da razão entre a sua capacidade de carga externa e a sua capacidade de entrada.

22 Dimensionamento de cadeias de inversores para N fixo Equação de atraso tem N-1 incógnitas, C gin,2 a C gin,n Minimizar o atraso, determinar N-1 derivadas parciais Resultado: C gin,j+1 /C gin,j = C gin,j /C gin,j-1 Tamanho de cada andar é a média geométrica dos vizinhos. C g, j = C g, j 1 C g, j 1 - cada andar tem o mesmo fanout efectivo (C out /C in ) - cada andar tem o mesmo atraso

23 Detalhes... N t p =t p0 j=1 1 C g, j 1 C g, j Por exemplo: t p C g,2 =t p0 C g,2 C g,1 C g,2 C g,2 C g,3 =0 Os outros termos são independentes de C g,2 logo a sua derivada é nula. C g,1 1 1 =0 2 C g,3 C g,2 Derivam-se assim N-1 restrições Dimensão óptima: média geométrica dos vizinhos. 2 C g,2 =C g,1 C g,3 C g,2 = C g,1 C g,3 Cada inversor é f vezes maior que o anterior C g,2 2 =C g,1 C g,3 C g,3 c g,2 = C g,2 C g1 = f

24 Atraso mínimo e número de andares Na situação óptima, cada andar é aumentado de f (factor de aumento) e tem fanout efectivo f: f = N C L /C g,1 Fan-out efectivo de cada andar: f = N F F é o "fanout" efectivo global Atraso mínimo: t p =N t p0 1 N F /

25 Qual é o número óptimo de andares? Problema: Para uma dada carga, C L e uma dada capacidade de entrada C in, determinar o factor de aumento f óptimo. C L =F C in = f N C in com N = ln F ln f Diferenciar t p em ordem a N e igualar a zero, resulta em: Equivalente: N F N F ln F =0 N f =e 1 / f Para γ = 0, f =e, logo N = ln (F)

26 "Fanout" efectivo óptimo f Qual é o f óptimo para um dado processso (caracterizado por γ) f =e 1 / f f opt = 3.6 para γ = 1

27 Impacto de auto-carga sobre t p Sem auto-carga, γ=0 Com auto-carga, γ= u/ln(u) 40.0 x=10,000 x= x=100 x= u Tempo de propagação normalizado (t p /t popt ) com função de f

28 Impacto da utilização de buffers: exemplo Tabela de t popt /t p0 para três situações (com γ=1): F s/ buffer 2 andares cadeia de inversores ,3 8, , , ,1

29 Generalização para circuitos CMOS estáticos complementares V DD In1 In2 PUN PMOS InN F(In1,In2, InN) In1 In2 InN PDN NMOS PUN e PDN são redes lógicas duais

30 Porta CMOS complexa (complementar, estática) A B C D D B A C OUT = D + A (B + C)

31 Modelo para determinação de atrasos A A R eq A R p B R p R p B R p R n B C L A R n C L A R p C int NAND2 R n A C int A INV R n A R n B C L NOR2

32 Efeito do padrão de entradas no atraso A R p R n B R n A B R p C L C int Atraso é dependente do padrão das entradas Transição de 0 para 1 ambas as entradas a zero atraso é 0.69 (R p /2) C L uma entrada a zero delay is 0.69 R p C L Transição de 1 para 0 ambas as entradas a um atraso é R n C L

33 Atraso em função do padrão de entradas Padrão de entrada A=B=0 1 A=1, B=0 1 A= 0 1, B=1 A=B=1 0 A=1, B=1 0 A= 1 0, B=1 Atraso (ps) NMOS = 0.5µm/0.25 µm PMOS = 0.75µm/0.25 µm C L = 100 ff

34 Questões de "fan-in" A B C D A C L Atraso de Elmore: B C D C 3 C 2 C 1 t phl =0.69 R 1 C 1 R 1 R 2 C 2 R 1 R 2 R 3 C 3 R 1 R 2 R 3 R 4 C L Supondo todos os transístores iguais: t phl =0.69 R eqn C 1 2C 2 3C 3 4 C L Atraso de propagação deteriora-se rapidamente com o "fan-in" (nº de sinais de entrada): no pior caso, quadraticamente.

35 Tempo de propagação em função de "fan-in" Evitar portas lógicas com mais de 4 entradas.

36 Portas rápidas: técnica 1 Aumento dos transístores enquanto a capacidade de "fanout" (externa) for dominante Dimensionamento progressivo In N MN C L Modelo de atraso de Elmore: M1 > M2 > M3 > > MN (FET mais próximo da saída é o menor) In 3 M3 C 3 In 2 In 1 M2 M1 C 2 C 1 Pode reduzir atraso mais de 20%; ganhos decrescentes com redução da tecnologia

37 Portas rápidas: técnica 2 Ordem de transístores caminho crítico caminho crítico atraso determinado pela descarga de C L, C 1 and C 2 atraso determinado pela descarga de C L

38 Portas rápidas: técnica 3 Estruturas lógicas alternativas F = ABCDEFGH objectivo: diminuir "fanin"

39 Portas rápidas: técnica 4 "Isolar" fanin de fanout inserindo buffers C L C L

40 Portas rápidas: técnica 5 Redução da amplitude de tensão t phl = 0.5 (C L V DD )/ I DSATn = 0.5 (C L V swing )/ I DSATn redução linear do atraso também reduz consumo de potência A porta seguinte é muito mais lenta Ou é necessário usar sense amplifiers para recuperar o nível de tensão (memórias)

41 Dimensionamento de portas lógicas Porta lógica caracterizada por quatro grandezas: Cin, Cp (parasita), Rup, Rdn Porta lógica = instância de um circuito padrão multiplicado por um factor de aumento a Dimensionar porta lógica = determinar a Características do circuito padrão: Capacidade de entrada C t Capacidade intrínseca (parasita) C pt Resistência de pull-up = Res. Pull-down = R t Para uma porta dimensionada: C in = a C t Rup = Rdn = R i = R t /a C pi = a C pt

42 Modelo para o atraso de uma porta lógica t pabs =0.69 R i C out C pi t pabs =0.69 R t a in C C out C 0.69 R t in a a C pt Mapear numa equação da seguinte forma t pabs = g f p f = C out C in com e =0.69 R inv C inv Usar o atraso do inversor mínimo (sem parasitas), simétrico como unidade de referência caracteriza o processo de fabrico d =g f p atraso em unidades de Para inversores: o esforço lógico g = 1 g= R t C t R inv C inv p= R tc pt R inv C inv Valor típico para p inv = 1 Onde está a?

43 Atraso de uma porta lógica Atraso de uma porta: Esforço lógico: atraso de esforço (effort delay) esforço lógico d= h + p h = g * f atraso intrínseco fanout efectivo = C out /C in O esforço lógico depende apenas da topologia, não das dimensões. O esforço eléctrico ("fanout" efectivo) depende da carga e das dimensões da porta.

44 Definições de esforço lógico g Definição 1: O esforço lógico de uma porta (lógica...) define-se como o número de vezes que essa porta é pior a fornecer corrente que um inversor com a mesma capacidade de entrada. Definição 2: O esforço lógico de uma porta (lógica...) define-se como a razão entre a sua capacidade de entrada e a capacidade de entrada de um inversor capaz de fornecer a mesma corrente. Definição 3: O esforço lógico de uma porta (lógica...) define-se como o declive da curva de atraso vs. fanout dividido pelo declive da curva correspondente para um inversor.

45 Esforço lógico de algumas portas simples Esforço lógico é a razão entre a capacidade de entrada de uma porta e a capacidade de entrada de um inversor com a mesma corrente de saída. g=1 g=4/3 g=5/3

46 Esforço lógico: portas básicas

47 Esforço lógico de portas (1) Normalized delay (d) g = 4/3 p = 2 d = (4/3)h+2 t pnand tpinv g = 1 p = 1 d = h+1 F(Fan-in) Fan-out (h) Nota: onde está h deve ler-se f

48 Esforço lógico de portas (2)

49 Exemplos 1. Determinar o atraso do inversor FO4 (fanout-of-4) d = f g p=1 4 p inv =4 1=5 2. Determinar o atraso do uma porta NOR-4 que ataca 10 portas idênticas. d = f g p= =34 3. Determinar a frequência de oscilação de um anel de N inversores idênticos d = f g p=1 1 p inv =2 1 2 N F =d = 1 p inv atraso de cada andar de um oscilador

50 Estimação do atraso intrínseco Situação: Porta lógica com a mesma corrente de saída do inversor de referência. Transístores têm canal com o mesmo comprimento. Relação (W/L) p / (W/L) n = β Então: (simplificando) O atraso da porta lógica é X vezes o atraso do inversor de referência (p inv ), em que X é a razão entre a soma das áreas (larguras) de difusão (fontes ou drenos) ligadas ao nó de saída da porta em consideração e as mesmas áreas do inversor de referência. p= w d 1 p inv p= C ptx = z C pinv =z p C inv C inv inv C ptx =z C ptinv z= C ptx C ptinv NAND-2: 1 transístor de pull-down de largura 2 2 transístores de pull-up de largura β, o que leva a p = 2 p inv. NAND-n: p = n p inv. Para a porta NOR-n obtém um resultado idêntico. Trata-se de um simplificação importante. Para melhores resultados, deve calibrar-se o modelo a partir de simulações/estudos mais detalhados.

51 Tabela de atrasos parasitas Porta lógica Inversor Nand n entradas NOR n entradas multiplexdor n entradas xor, xnor Atraso parasita p inv n*p inv n*p inv 2*n*p inv n* 2 (n-1) *p inv

52 Esforço de ramificação C total a dimensionar b= C on path C off path C on path C i 1 Ao dimensionar apenas ao longo do percurso, a porta lógica 1 tem de ser de ser dimensionada contando não apenas com a carga da porta 2, mas também com a carga de C off (que não está a ser dimensionada). C on C off 2 f 1 = C on C off C i = C on C i C on C off C on = f no_branch b

53 Minimizar atraso com dois andares Generalização: O atraso é minimizado quando cada andar exerce o mesmo esforço (f*g). O resultado é independente das dimensões e dos atrasos parasitas; pode ser generalizado para qualquer número de andares e esforço de ramificação. f 1 = C 2 C 1 D= g 1 f 1 p 1 g 2 f 2 p 2 f 2 = C3 C2 f 1 f 2 = C 3 C 1 =F D= g 1 f 1 p 1 g 2 F f1 p 2 D =g f 1 g 2 F 1 f =0 2 1 g 1 f 1 =g 2 f 2

54 Atraso óptimo de caminho longo f 1 f 2 f N =B F com B= i definindo g 1 g 2 g N =G b i Esforço do caminho: a) Não é uma medida directa do atraso. H = g 1 f 1 g 2 f 2 g N f N =GBF b) Não depende da dimensão dos circuitos todos iguais, logo h= f g c) Não é alterado pela inserção de inversores h N =H h=f 1/ N D= g i f i p i =N F 1/ N P

55 Número de andares óptimo Cenário: caminho com n 1 andares e n 2 inversores, N = n 1 +n 2 Assumir que se pode alterar n 2. (Não altera o esforço do caminho) D=N H 1/ N n 1 i=1 p i N n 1 p inv D N = H 1 / N ln H 1/ N H 1/ N p inv =0 substituindo pelo atraso para número óptimo de andares =H 1/ N p inv 1 ln =0 ρ que satisfaz a equação é o esforço de andar óptimo para todos os andares do percurso: é independente das propriedades do caminho.

56 Aspectos pragmáticos se p inv =0 então =e=2.718 aproximação 0.71 p inv 2.82 para p inv =1 temos =3.59 Ou usar a tabela... N F 1/ N p inv = N 1 F 1/ N 1 p inv Ou usar... N log 4 H Esforço de caminho H

57 Esforço óptimo por andar: resumo Cada andar "suporta" o mesmo esforço: h N =H h= N H Esforço dos andares: g 1 f 1 = g 2 f 2 = = g N f N "Fanout" efectivo de cada andar: f i =h /g i Atraso mínimo de percurso: D= g i f i p i =NH 1 /N P Número óptimo de andares: N log 4 H

58 Exemplo: Optimização de um percurso C in g = 1 f = a g = 5/3 f = b/a g = 5/3 f = c/b g = 1 f = 5/c Fanout effectivo, F = 5 G = 25/9 H = 125/9 = 13.9 h = 1.93 a = 1.93 b = ha/g 2 = 2.23 c = hb/g 3 = 5g 4 /f = 2.59 h= f i g i =g i C outi C ini C outi C ini = g i h

59 Esforço lógico: Exemplo 2 D = N (FBG)1/N + P (a) D = 2 (3.33 F)1/2 + 9 (b) D = 2 (3.33 F)1/2 + 6 (c) D = 4 (2.86 F)1/4 + 7 F = 1 : b (9.65) F = 12 : c (16.77)

60 Esforço lógico: Sumário (1) Calcular o esforço de percurso: H = GBF Determinar o número óptimo de andares: N ~ log 4 (H) Calcular o esforço do andar: h = H 1/N Fazer um esboço do percurso Determinar os tamanhos: C in = C out * g / h Referência: Sutherland, Sproull, Harris, Logical Effort, Morgan-Kaufmann 1999.

61 Esforço lógico: Sumário (2) Resumo das definições Conceito Andar (porta lógica) Percurso esforço lógico g G= g i esforço eléctrico f = C out C in F = C out (percurso) C in (percurso) esforço de ramificação - B= b i esforço h=gf H =GFB atraso h D H = h i número de andares 1 N atraso intrínseco p P= p i atraso d =h p D=D H P Adaptado de: Logical Effort, Sutherland, Sproull & Harris