Microeletrônica. Germano Maioli Penello.

Transcrição

1 Microeletrônica Germano Maioli Penello Sala 5145 (sala 17 do laboratorio de engenharia elétrica) Aula 18 1

2 Modelos para projetos digitais Após ver alguns detalhes da fabricação dos MOSFETs, agora veremos modelos que utilizaremos em designs digitais De uma forma simples, o MOSFET é analisado em projetos digitais como uma chave logicamente controlada. 2

3 Modelo de MOSFET digital Resistência de chaveamento efetiva Modelo inicial para um MOSFET chaveando Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido. Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência. 3

4 Modelo de MOSFET digital Resistência de chaveamento efetiva NMOS de canal longo (fator de escala de 1 mm e VDD = 5V) PMOS de canal longo (fator de escala de 1 mm e VDD = 5V) NMOS de canal curto (fator de escala de 50 nm e VDD =1V) PMOS de canal longo (fator de escala de 1 mm) mobilidade elétron é maior que a do buraco 4

5 Modelo de MOSFET digital Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão cálculo melhor é feito com simulações) Capacitância é vista como 2(C ox /2) = C ox 5

6 Modelo de MOSFET digital Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Modelo melhorado 6

7 Modelo de MOSFET digital Resumo 7

8 Tempo de transição e de atraso Relembrando 8

9 Tempo de transição e de atraso Tempo de subida - t r Tempo de descida- t f Tempo de subida da saída- t LH Tempo de descida da saída- t HL Tempo de atraso low to high - t PLH Tempo de atraso high to low - t PHL 9

10 Tempo de transição e de atraso No nosso modelo digital: Tempo de atraso high to low - t PHL Tempo de descida da saída- t HL Ctot = capacitância total entre o dreno e o terra. Modelo simplificado para ser usado no cálculo a mão apenas! 10

11 Exemplo Descarga Carga Canal longo Canal curto 11

12 Exemplo Descarga Carga Canal longo Canal longo Canal curto Canal curto 12

13 Projeto digital Por que NMOS e PMOS têm tamanhos diferentes? Casamento da resistência de chaveamento efetiva 13

14 MOSFET pass gate NMOS é bom para passar sinal lógico 0 NMOS não é bom para passar sinal lógico 1 14

15 MOSFET pass gate NMOS é bom para passar sinal lógico 0 NMOS não é bom para passar sinal lógico 1 15

16 MOSFET pass gate Em uma análise complementar, observamos que PMOS não é bom para passar sinal lógico 0 PMOS é bom para passar sinal lógico 1 16

17 Atraso num pass gate Exemplo: 17

18 Atraso num pass gate Valor calculado diferente do medido (simulado)! Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato! 18

19 Transmission gate Acoplar um NMOS e um PMOS Tempo de atraso diminui Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle 19

20 Inversor CMOS Bloco de construção fundamental para a circuitos digitais A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs 20

21 Características DC Inversor CMOS Característica de transferência de tensão Pontos A e B definidos pela inclinação da reta igual a -1 V entrada < V IL estado lógico 0 na entrada V entrada > V IH estado lógico 1 na entrada V IL < V entrada < V IH não tem estado lógico definido Situação ideal V IH - V IL = 0 21

22 Inversor CMOS Características DC VTC - Característica de transferência de tensão Importante Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!) O mesmo fenômeno é significativo se o transistor chaveia lentamente. 22

23 Inversor CMOS Ruído Os limites de ruído indicam quão bem o inversor opera em condições ruidosas. Caso ideal: Se Caso ideal: 23

24 Inversor CMOS Ponto de chaveamento do inversor (V SP ) Os dois transistores estão na região de saturação e a mesma corrente passa por eles 24

25 Limite de ruído e VTC ideais Inversor CMOS Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante Limites de ruídos iguais garante melhor performance 25

26 Exemplo Se b n /b p = 1, temos VSP = VDD/2 Desenhando MOSFETs com mesmo L Mesmo resultado eu obtivemos para fazer Num MOSFET de canal longo 26

27 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Utilizando o modelo digital que havíamos criado na última aula ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer! 27

28 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 28

29 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 29

30 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 30

31 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 31

32 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso 32

33 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso Se o inversor estiver conectado a uma carga capacitiva: 33

34 Exemplo 34

35 Exemplo A simulação não dá exatamente o mesmo resultado! (~20ps) Fazer com que Rp = Rn faz com que a capacitância de entrada aumente! 35

36 Exemplo 36

37 Exemplo Simulação 37

38 Ring oscillator Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? 38

39 Ring oscillator Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? Cada inversor chaveia duas vezes durante um período de oscilação. Tempo de chaveamento de um inversor = t PHL + t PLH Frequência de oscilação Onde n é o número impar de inversoras. 39

40 Ring oscillator Vimos que existe um atraso na propagação de sinal em uma porta inversora. O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira? O ring oscillator é normalmente utilizado para indicar a velocidade de um processo 40

41 Ring oscillator Qual a capacitância total de inversores idênticos acoplados? 41

42 Ring oscillator Qual a capacitância total de inversores idênticos acoplados? 42

43 Ring oscillator Qual a capacitância total de inversores idênticos acoplados? Com: Desta maneira: 43

44 Ring oscillator Aplicações Gerador de números aleatórios por hardware Oscilador controlado por tensão 44

45 Dissipação de potência dinâmica Inversor Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados. Aplicando um pulso quadrado de período T e frequência f clk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é 45

46 Dissipação de potência dinâmica Inversor Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados. Aplicando um pulso quadrado de período T e frequência f clk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é Lembrando que a corrente só é fornecida quando o PMOS está ligado 46

47 Dissipação de potência dinâmica Inversor Aplicando um pulso quadrado de período T e frequência f clk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é A potência total é 47

48 Dissipação de potência dinâmica Inversor A potência total é A potência dissipada depende das capacitâncias, da fonte e da frequência Muito esforço é feito para reduzir esta dissipação! Uma das maiores vantagens do CMOS é a baixa dissipação de potência. 48

49 Dissipação de potência dinâmica Inversor Para caracterizar a velocidade de um processo, o power delay product (PDP) é utilizado: Um processo rápido pode dissipar mais potência e esse produto quantifica as duas características simultaneamente. GaAs tem um atraso de propagação menor mas dissipa mais potência e pode ser comparado com a tecnologia CMOS de 50 nm. 49

50 Exemplo 50

51 Exemplo 51

52 Exemplo Simulação f ~1.25 GHz 52

53 Exemplo Simulação Processo de 50nm f ~1.25 GHz P avg = 19.6mW (apenas 1 inversor) PDP = 431x10-18 J 53

54 Trabalho Projetar um oscilador em anel (ring oscillator) de 5 estágios utilizando a porta inversora desenvolvida no projeto anterior. Entrega do trabalho: Dia 13/11/2015 (Ao enviar o trabalho, inclua seu nome no título do arquivo) 54