PROJETO 3: SOMADOR DE QUATRO BITS EM TECNOLOGIA CMOS Para implementacão de um Somador completo é necessário seguir a tabela-verdade abaixo:

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1 UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL Escola de Engenharia Departamento de Engenharia Elétrica ENG Circuitos Eletrônicos Integrados Atividade de Ensino à Distância Prof. Hamilton Klimach PROJETO 3: SOMADOR DE QUATRO BITS EM TECNOLOGIA CMOS Introdução Este trabalho visa a continuacão da apresentacão do aluno ao desenvolvimento de circuitos integrados. A proposta é o leiaute e simulacão de um circuito mais complexo: um somador CMOS de quatro bits, uma vez que o aluno já teve um primeiro contato com a ferramenta EDA (Electronic Design Automation) Microwind a ser usada. De forma análoga ao trabalho anterior, as etapas correspondentes à concepcão e ao dimensionamento dos transistores já foram realizadas, ficando para o aluno apenas a elaboracão do leiout e simulacões elétricas, que incluirão efeitos parasitas. Este trabalho deve ser desenvolvido em grupos de dois alunos ou individualmente. 2. Circuitos Somadores Um somador é um circuito digital que executa a adicão de números em alguma represencão binária. Esses circuitos estão presentes em diversos sistemas digitais e mais notoriamente dentro das ULAs (Unidade Lógica-Aritmétrica) de processadores. Os somadores normalmente são diferenciados em meio-somadores e somadores completos. Meiosomadores possuem dois bits de entrada e dois de saída (Valor da soma e Carry-Out) e possuem uma gama muito limitada de aplicacões cuja principal é na implementacão de somadores completos. Para somar palavras de mais de um bit é necessário somadores completos que possuem três bits de entrada sendo um de Carry-In. Assim é possível passar o carry do bit anterior para o próximo em cascata (topologia conhecida como Ripple Carry Adder). Para implementacão de um Somador completo é necessário seguir a tabela-verdade abaixo: In0 In1 Cin S Cout Uma forma de construir um somador de N bits a partir de somadores completos, deve-se associar o mesmo em cascata de forma que o Carry-out do i-ésimo somador é conectado ao Carry-in do somador posterior ( i+1).

2 3. Especificacào do projeto 3.1 Somador completo O aluno deve desenvolver o leiaute e realizar a simulação de um somador completo de 1 bit, com capacidade de acionar uma carga de capacitância parasita de quatro portas posteriores a que o circuito pode ser ligado (Fan-out de 4). Para análise de comportamento lógico do circuito deve-se confirmar a tabela-verdade do item anterior. O circuito deve calcular rápidamente tanto o carry quanto o valor da soma. Assim, devem ser avaliados os tempos entre In1=>S e In1=>Cout, e o consumo de potência em funcionamento, a partir da alimentação (VDD). O Somador em questão será implementado utilizando a seguinte topologia: 3.2 Somador Ripple-Carry de 4 bits Uma vez realizado um único somador completo, o aluno deve copiá-lo quatro vezes e construir o seguinte circuito:

3 4. Implementacão do projeto 4.1 Somador Completo O projeto é iniciado transformando-se o diagrama lógico apresentado em um circuito descrito por transistores CMOS em lógica estática complementar (redes de pullup e pull-down), constituindo as portas NOT, NAND e XOR. O esquemático deste circuito é apresentado a seguir.

4 5. Dimensionamento dos transistores De forma análoga ao trabalho anterior deve-se implementar um circuito capaz de acionamento "rápido" da carga de 10 ff e com comportamento elétrico relativamente simétrico quanto à subida e descida do sinal (rise time e fall time). Sabemos que a razão entre Wp e Wn em um inversor para equilíbrio é de 2.4 vezes. O comprimento de canal dos transistores usaremos é: L = 0.4um. Definimos o tamanho das portas da seguinte forma: 6. Leiaute Porta Wn (um) Wp (um) NOT XOR NAND O leiaute deve ser realizado pelo aluno, com alguns princípios em mente: Devido à alta relação W/L, os transistores devem ser construídos na forma de arranjos compostos de transistores de menor W, em paralelo; Tente manter a razão de aspecto de cada arranjo (largura/comprimento total) não muito distante de 1; Deve-se utilizar as dimensões mínimas na estruturação das regiões de dreno e fonte dos transistores, de modo a se ter as menores capacitâncias parasitas possíveis destas junções (que ficam reversamente polarizadas); Nos arranjos compostos de transistores, a junção destes com drenos e fontes comuns reduz as dimensões destas regiões, reduzindo as capacitâncias parasitas; O capacitor de carga para o somador completo não precisa ser desenhado no leiaute, podendo ser utilizado um capacitor virtual de 10 ff entre a saída e o terra.; O leiaute deve ser impresso e entregue junto com o relatório. 7. Simulacões 7.1. Simulacão do somador completo Após finalizado o leiaute do somador completo de 1 bit, as simulações elétricas devem ser realizadas pelo aluno. Para tanto, defina os sinais IN0, IN1 e CIN como sinais tipo clock, usando os seguintes parâmetros: IN0: tl = 14ns; tr = tf = 500 ps; th = 10ns (40MHz) IN1: tl = 7ns; tr = tf = 250 ps; th = 5ns (80MHz) CIN: tl = 3.5ns; tr = tf = 125 ps; th = 2.5ns (160MHz) Através destas simulações, o aluno deve estimar alguns parâmetros de desempenho do circuito: Meça a largura e altura total de seu leiaute (em µm); Meça os tempos de subida e descida de S e COUT (tr e tf);

5 Meça os tempos de atraso do sinal entre IN0 e S e IN0 e COUT para subida e descida (tdlh e tdhl). Estime o consumo dinâmico médio de potência (pw/hz), considerando o sinal digital descrito. Usa-se o consumo dinâmico (W/Hz) porque o consumo dos circuitos digitais CMOS é proporcional à frequência de operação. Ao final, apresente as curvas simuladas e preencha a tabela a seguir: Área Resposta Dinâmica S Resposta Dinâmica COUT Consumo Largura (µm) Altura (µm) tr [ps] (S) ts[ps] (S) Tdlh (S) Tdhl (S) tr [ps] (COUT) ts[ps] (COUT) Tdlh (COUT) Tdhl (COUT) Pot / freq [pw/hz] Observações: 1.Tempos de subida e descida são os intervalos de tempo que o sinal de saída (S ou COUT) leva para variar desde 10% até 90% de seu valor máximo (no caso, 3,5V), quando está subindo (rise time - tr) ou descendo (fall time tf). 2. Tempo de atraso é o maior tempo que transcorre entre o sinal de entrada (IN0, IN1 ou CIN) cruzar 50% do seu valor máximo, e o sinal de saída (S ou COUT) cruzar 50% do seu valor máximo. Quando este tempo é medido para a transição do sinal de saída de baixo para cima (IN0: L H), é representado por tdlh (time delay from low to high). Caso contrário, é representado por tdhl (time delay from high to low). O tempo médio de atraso (td) é a média de tdlh e tdhl. É importante primeiro encontrar qual o caminho crítico para o sinal (Para qual transicão na entrada) 3. O consumo dinâmico de potência é medido através da medida da corrente média consumida pelo circuito, quando um sinal de determinada freqüência é aplicado à entrada DI (considerando a saída do buffer habilitada). O produto da corrente média pela tensão de alimentação, resulta na potência média consumida, que se dividida pela freqüência, resulta no consumo dinâmico em pw/hz. Em um circuito digital CMOS, a potência consumida é proporcional à freqüência de operação do circuito, de forma que a razão P/f se mantém constante. Faça a simulação num intervalo de tempo maior, para reduzir o efeito do transitório inicial. 4. Inclua no relatório as curvas de simulação que julgar mais significativas, de forma a se poder observar o comportamento do circuito. 5. CUIDADO: quando for simular, verifique se o processo selecionado está correto!

6 7.2. Simulacão do somador de quatro bits Após finalizado o leiaute do somador de 4 bits, as simulações elétricas devem ser realizadas pelo aluno. Para tanto, deixe os sinais A[0:3] permanentemente em GND, os sinais B[0:3] permanentemente em Vdd e defina CIN0 como um sinal tipo clock, usando os seguintes parâmetros: CIN0: tl = 7ns; tr = tf = 250 ps; th = 5ns (80MHz) O Objetivo é medir o tempo de propagacão do carry de entrada do primeiro somador de 1 bit até o carry de saída do último somador de 1 bit, pois este é o caminho mais longo. Ao final apresente a curva com CIN0 e COUT3 assim como preencha a seguinte tabela: Área Resposta Dinâmica Atraso Carry Largura (µm) Altura (µm) Tdlh (Cout) Tdhl (Cout) 8. Anexos 8.1 Erros comuns Transistores com razão de aspecto muito grande, que devem ser implementados através de transistores menores em paralelo, para melhorar o desempenho do circuito (reduz capacitâncias parasitas de dreno e fonte). Muito espaço vazio deixado em volta dos dispositivos, o que representa desperdício de área de silício (custo!). Trilhas muito estreitas e longas, representando alta resistência, o que aumenta a constante de tempo RC, devido às capacitâncias parasitas, tornando o circuito mais lento. Trilhas muito largas (desnecessariamente), o que aumenta as capacitâncias parasitas. Falta de polarização de substrato (body-ties) nos poços N e substrato P. Em alguns casos, havia polarização, mas pouca (apenas um body-tie para um enorme poço). Simulações com processo errado ou usando o modelo errado do MOSFET Falta de planejamento e organização no leiaute (transistores jogados em qualquer posição e orientação). Um bom leiaute tem de ser planejado, com os transistores dispostos de forma a se economizar área e tornar as conexões mais curtas e simples. Relatório confuso e de difícil entendimento: um relatório deve conter a descrição das etapas envolvidas no projeto, com figuras explicadas no texto, e numa ordem lógica, incluindo as conclusões que se tira do trabalho. Em alguns relatórios as figuras apareciam sem legenda e sequer eram citadas no texto (quando havia texto). Sempre que fizerem um relatório, se coloquem na posição de quem vai lê-lo depois, para ter uma idéia do que é importante ser acrescido e destacado. Para que um leitor entenda os motivos que levaram vocês a um determinado caminho, é preciso que vocês descrevam este processo. Na vida profissional de vocês, um relatório mal elaborado vai representar duas coisas: trabalho dobrado, pois o chefe de vocês simplesmente vai mandar fazer outro; e menos oportunidades, pois isso cria uma imagem de que vocês não conseguem expressar suas idéias com clareza, coisa fundamental em cargos de maior responsabilidade.