Microeletrônica. Aula 17. Prof. Fernando Massa Fernandes. Sala 5017 E.

Transcrição

1 Microeletrônica Aula 17 Prof. Fernando Massa Fernandes Sala 5017 E fernando.fernandes@uerj.br (Prof. Germano Maioli Penello)

2 Resistores, capacitores e Cap. 5 MOSFETs Revisão Já vimos todas as camadas (máscaras) responsáveis pelo processamento de dispositivos. Neste momento, veremos em mais detalhes os leiautes de resistores, capacitores e MOSFETs. 2

3 Capacitores Revisão Processos CMOS podem conter uma segunda camada de polisilício chamada poly2. Importante para: Capacitores poly-poly MOSFETs Dispositivos de portas flutuantes (EPROM, memória FLASH, por exemplo) 3

4 Capacitores Revisão Processos CMOS podem conter uma segunda camada de polisilício chamada poly2. Importante para: Capacitores poly-poly MOSFETs Dispositivos de portas flutuantes (EPROM, memória FLASH, por exemplo) Muzaffer A. Siddiqi, Dynamic RAM technology advancements, CRC

5 Capacitores Revisão Leiaute e seção reta C ox capacitância específica (por área) Espessura entre as camadas poly (tox) é a mesma do GOX. 5

6 Capacitores Revisão Leiaute e seção reta C ox capacitância por área Espessura entre as camadas poly (tox) é a mesma do GOX. Capacitância mínima 100 ff (canal longo) e 10 ff (canal curto) 6

7 Capacitores Revisão Parasíticos A maior capacitância parasítica é a entre o poly1 e o substrato (bottom plate parasitic parasítico da placa inferior). Pode chegar a 20% do valor de capacitância desejado entre poly1 e poly2. 7

8 Capacitores Revisão Dependência com tensão e temperatura Coeficiente de temperatura: Coeficiente de tensão: 8

9 MOSFET Revisão Já sabemos como criar um MOSFET, a partir de agora veremos os detalhes de como otimizar o leiaute de um MOSFET para reduzir os efeitos parasíticos. 9

10 MOSFET Revisão Difusão lateral O dopante difunde lateralmente criando um MOSFET de comprimento Leff 10

11 MOSFET Revisão A implantação LDD (lightly doped drain) é feita para minimizar a difusão lateral. Depois da LDD é feita a deposição de um espaçador e só então a dopagem p+ ou n+ é realizada. 11

12 MOSFET Revisão A implantação LDD (lightly doped drain) é feita para minimizar a difusão lateral. Depois da LDD é feita a deposição de um espaçador e só então a dopagem p+ ou n+ é realizada. Imagem mais realística da difusão 12

13 MOSFET Revisão Oxide encroachment (invasão do óxido) Durante o crescimento do óxido, o FOX invade a região ativa e reduz a área do transistor. Para compensar, o leiaute pode ser aumentado antes de fazer a máscara que define a região ativa. 13

14 MOSFET Revisão Capacitância parasítica de depleção de fonte (S) e dreno (D) Modelo SPICE: Não confundir capacitância de depleção (polarização reversa) com capacitância de difusão (polarização direta)! 14

15 MOSFET Revisão Resistência parasítica de fonte e dreno O comprimento da região ativa aumenta a resistência parasítica em série com o MOSFET, determinada pelo número de quadrados na fonte (NRS) e dreno (NSD) NRS = comprimento da fonte / largura da fonte Resistência de folha incluída no modelo SPICE como rsh (confira o valor no processo C5) 15

16 MOSFET Revisão Long-length (Comprimento longo) O que está faltando neste leiaute para construir um MOSFET real? O comprimento é obtido pela interseção entre o poly e a região ativa (acompanhando o sentido da corrente). Veremos adiante no curso que o MOSFET de comprimento longo tem uma resistência efetiva de chaveamento mais elevada 16

17 MOSFET Revisão Large-Width (Largura grande) O que está faltando neste leiaute para construir um MOSFET real? A largura é obtida pela interseção entre o poly e a região ativa. (perpendicular ao sentido da corrente) Conexão em paralelo Largura total é a soma das larguras 17

18 MOSFET Revisão A mesma abordagem pode ser feita para aumentar o comprimento do MOSFET Nomenclatura 10/2 largura comprimento Conexão em série 18

19 MOSFET Revisão Capacitância parasítica As capacitância parasíticas de depleção dependem da área da região ativa. Neste desenho, a área do S é maior que a do D. 19

20 MOSFET Revisão Capacitância parasítica Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS) Menor capacitância NMOS. Área S maior que D PMOS. Área S maior que D Maior capacitância 20

21 MOSFET Revisão Capacitância parasítica Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS) Menor capacitância NMOS. Área S maior que D PMOS. Área S maior que D Maior capacitância Verifique qual é a maior resistência no caminho de descarga dos capacitores da figura à direita considerando o MOSFET como chave. 21

22 MOSFET Revisão Capacitância parasítica Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS) Menor capacitância NMOS. Área S maior que D PMOS. Área S maior que D Maior capacitância A menor capacitância descarrega pelos dois capacitores (maior resistência no caminho de descarga) enquanto a maior capacitância não carrega nem descarrega (conectada ao terra). 22

23 MOSFET Revisão Capacitância parasítica Dispositivo operando na região de depleção. Não há canal entre o dreno e fonte. Capacitância de porta depende da extensão da difusão lateral» Sobreposição entre a área do canal e a difusão lateral Os parâmetros CGDO (gate-drain overlap capacitance) e CGSO são estipulados no modelo SPICE. Confira os valores no modelo do processo C5. 23

24 MOSFET Revisão Capacitância parasítica Dispositivo operando na região de inversão forte (strong inversion region) Canal formado entre o dreno e a fonte Capacitância de porta não depende da extensão da difusão lateral» Depende da área do canal 24

25 MOSFET Revisão Capacitância parasítica de depleção de fonte (S) e dreno (D) Modelo SPICE: Não confundir capacitância de depleção (polarização reversa) com capacitância de difusão (polarização direta)! 25

26 MOSFET Revisão Capacitância parasítica Capacitância parasítica entre terminais Entre porta (G) e fonte (S) Cgs Entre porta (G) e dreno (D) Cgd Operando na região de depleção a capacitância de porta depende da extensão da difusão lateral Operando na região de inversão forte a capacitância de porta não depende da extensão da difusão lateral Capacitância parasítica de depleção de fonte (S) e dreno (D) em relação ao corpo (substrato) Cj,sd 26

27 MOSFET Revisão Capacitância parasítica Os modelos do MOSFET devem incluir capacitâncias entre seus terminais e que essas capacitâncias dependem da região de operação do MOSFET. Quantos transistores temos nesta imagem? Imagem SEM 27

28 Exemplos de leiautes Capacitores apenas com camadas de metal. Processos com apenas uma camada poly não dá pra fazer capacitor poly-poly Desprezando a capacitância de bordas (placas de área grande) Ex: Capacitor de 1pF 50aF/ m2 com área de lados de 100 m e 200 m. Problema! Capacitância metal1 substrato grande! ~80% a 100%! Respostas mais lentas e desperdício de energia 28

29 Exemplos de leiautes Capacitores apenas com camadas de metal. Processos com apenas uma camada poly não dá pra fazer capacitor poly-poly Driblando o problema Ex: Capacitor de 1pF 50aF/ m2 com área de lados de 100 m e 66 m. Área reduzida por 1/3 (considerando que as espessuras entre os metais são iguais.) Desprezando a capacitância de bordas (placas de área grande) Normalmente o valor absoluto não importa, o importante é a razão entre capacitores. 29

30 Exemplos de leiautes Capacitores apenas com camadas de metal. Processos com apenas uma camada poly não dá pra fazer capacitor poly-poly Normalmente o valor absoluto não importa, o importante é a razão entre capacitores. Ex: Resistor tipo capacitor-comutado Efeito de R > 1MΩ (menor atraso) vin v1 vout v2 30

31 Exemplos de leiautes Capacitores apenas com camadas de metal. Efeito de franjas (efeito de borda) Capacitância entre metais da mesma camada. Tipicamente 50 af/ m vs. 25 af/ m da capacitância de borda com o substrato Visualizar as linhas de campo ajuda na interpretação das capacitâncias parasíticas dominantes => Capacitância entre o substrato é reduzida 31

32 Exemplos de leiautes Capacitores apenas com camadas de metal. Capacitância entre vias (também chamada de capacitor lateral). Tipicamente 500 af/ m vs. 25 af/ m da capacitância de borda com o substrato A adição de vias aumenta a capacitância lateral, mas não linearmente. 32

33 Exemplos de leiautes Capacitores apenas com camadas de metal. Capacitância com o topo Para evitar acoplamento no topo, uma placa aterrada é colocada acima do capacitor. Permite que sinais digitais ruidosos possam ser utilizados evitando interferência. 33

34 Exemplos de leiautes Resistores de polisilício Melhor performance quando necessita-se de razões precisas entre resistências (não forma junções pn como a resistência de poço-n). Melhor casamento, melhor comportamento em função da temperatura e tensão Em geral, tamanho mínimo da largura e comprimento de 10 a 100 Por exemplo, para um processo de canal-curto, onde = 50 nm, a largura mínima do resistor de poli será de 500 nm. Resistores largos dissipam melhor o calor menores efeitos de eletromigração R = ρ (L/A) 34

35 Exemplos de leiautes Resistores de polisilício Em geral, tamanho mínimo da largura e comprimento de 10 a 100 Resistores largos dissipam melhor o calor menores efeitos de eletromigração) 35

36 Exemplos de leiautes Resistores de polisilício Modulação de condutividade Metal com potencial maior acima do polisilício atrai elétrons causando regiões de resistividade baixa Para reduzir modulação da condutividade: Evitar metal acima do resistor de polisilício Aumentar a distância entre o metal e o polisilício (metais das camadas superiores) Inserir escudo de condução aterrado como no capacitor 36

37 Exemplos de leiautes Resistores de polisilício Exemplo: Conversor digital analógico (DAC) tipo rede resistiva com pesos Binários. *Exemplo de aplicação de um amplificador somador. (MSB) (LSB) Rede resistiva tipo R-2R 37

38 Exemplos de leiautes Resistores de polisilício Rede resistiva tipo R-2R (R-2R resistor string) Conversor digital analógico (DAC) integrado com tecnologia CMOS Leiaute mínimo (área mínima) 38

39 Exemplos de leiautes Resistores de polisilício Rede resistiva tipo R-2R (R-2R resistor string) Por que usar dummy? 39

40 Exemplos de leiautes Resistores de polisilício Rede resistiva tipo R-2R (R-2R resistor string) *Se a área ocupada não for problema, a rede capacitiva proporcionaria maior precisão! 40

41 Exemplos de leiautes Resistores de polisilício Rede resistiva tipo R-2R (R-2R resistor string) Onde ficam o MSB, LSB, Term. e Vout? 41

42 Exemplos de leiautes Resistores de polisilício Rede resistiva tipo R-2R (R-2R resistor string) MSB Vout LSB Term. 42

43 Modelos para projetos digitais Após ver alguns detalhes da fabricação dos MOSFETs, agora veremos modelos que utilizaremos em designs digitais De uma forma simples, o MOSFET é analisado em projetos digitais como uma chave logicamente controlada. 43

44 Modelos para projetos digitais Um dos pontos importantes em um circuito digital é o tempo de resposta do MOSFET. Para determinar o tempo de resposta, temos que associar ao MOSFET uma capacitância e uma resistência. Efeito Miller Considere o seguinte circuito: Inicialmente: Vin = VDD e Vout = 0 Se as tensões mudarem: Vin = 0 e Vout = VDD 44

45 Modelos para projetos digitais Efeito Miller Considere o seguinte circuito: Inicialmente: Vin = VDD e Vout = 0 Se as tensões mudarem: Vin = 0 e Vout = VDD A carga final fornecida é 45

46 Modelos para projetos digitais Efeito Miller Neste exemplo, a capacitância vista pela fonte de entrada e de saída é o dobro da capacitância conectada entre a entrada e a saída Usaremos este resultado para construir um modelo de MOSFET para análise digital. 46

47 Modelo de MOSFET digital Resistência de chaveamento efetiva Inicialmente o MOSFET está desligado (VGS = 0) e o dreno está em VDD. Aplicando instantaneamente uma tensão VDD na porta a corrente ID que flui inicialmente é: 47

48 Modelo de MOSFET digital Resistência de chaveamento efetiva Como estimar uma resistência para este resultado? 48

49 Modelo de MOSFET digital Resistência de chaveamento efetiva Como estimar uma resistência para este resultado? Inverso da inclinação da reta 49

50 Modelo de MOSFET digital Resistência de chaveamento efetiva Modelo inicial para um MOSFET chaveando Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido. Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência. 50

51 Modelo de MOSFET digital Resistência de chaveamento efetiva O modelo feito aqui não inclui a redução da mobilidade observada em dispositivos submicron. Um melhor resultado é obtido através de valores medidos ou simulados: NMOS de canal longo (fator de escala de 1 m e VDD = 5V) PMOS de canal longo (fator de escala de 1 m e VDD = 5V) mobilidade do elétron é maior que a do buraco 51

52 Modelo de MOSFET digital Resistência de chaveamento efetiva MOSFETs de canal curto não seguem a lei quadrática para a corrente! Vsat velocidade de saturação do portador. Usamos a corrente Ion para estimar a resistência 52

53 Modelo de MOSFET digital Resistência de chaveamento efetiva MOSFETs de canal curto não seguem a lei quadrática para a corrente! Usamos a corrente Ion para estimar a resistência NMOS de canal curto PMOS de canal curto 53

54 Modelo de MOSFET digital Resistência de chaveamento efetiva MOSFETs de canal curto não seguem a lei quadrática para a corrente! Usamos a corrente Ion para estimar a resistência NMOS de canal curto (fator de escala de 50 nm e VDD =1V) (10/1) PMOS de canal curto (fator de escala de 50 nm e VDD =1V) (10/1) 54

55 Modelo de MOSFET digital Resistência de chaveamento efetiva MOSFETs de canal curto não seguem a lei quadrática para a corrente! Usamos a corrente Ion para estimar a resistência NMOS de canal curto (fator de escala de 50 nm e VDD =1V) PMOS de canal curto (fator de escala de 50 nm e VDD =1V) Equações reescritas para modelar o incremento de resistência quando L > ~2 55

56 Modelo de MOSFET digital Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão cálculo melhor é feito com simulações) Capacitância é vista como 2(Cox/2) = Cox 56

57 Modelo de MOSFET digital Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Modelo melhorado 57

58 Modelo de MOSFET digital Constante de tempo Qual é a velocidade de chaveamento do MOSFET? Constante de tempo n = RnCox Canal longo: Mais lento - quadraticamente com L Independente de W Mais rápido para VDD maior Canal curto: Mais lento linearmente com L Independente de W Mais lento para VDD maior 58

59 Modelo de MOSFET digital Resumo 59

60 Tempo de transição e de atraso Relembrando 60

61 Tempo de transição e de atraso Tempo de subida - tr Tempo de subida da saída- tlh Tempo de descida- tf Tempo de descida da saída- thl Tempo de atraso low to high - tplh Tempo de atraso high to low - tphl 61

62 Tempo de transição e de atraso No nosso modelo digital: Ctot = capacitância total entre o dreno e o terra. Modelo simplificado para ser usado no cálculo a mão apenas! 62

63 Exemplo Descarga Carga 63

64 Exemplo Descarga Carga Canal longo Canal curto (maior resistência de canal) 64

65 Exemplo Descarga Carga 65

66 Exemplo Simulação 66

67 Projeto digital Por que NMOS e PMOS têm tamanhos diferentes? 67

68 Projeto digital Por que NMOS e PMOS têm tamanhos diferentes? Casamento da resistência de chaveamento efetiva 68