Microeletrônica. Germano Maioli Penello.

Transcrição

1 Microeletrônica Germano Maioli Penello Sala 5145 (sala 17 do laboratorio de engenharia elétrica) Aula 07 1

2 Pauta ÁQUILA ROSA FIGUEIREDO ALLAN DANILO DE LIMA DAVID XIMENES FURTADO HUGO LEONARDO RIOS DE ALMEIDA JEFERSON DA SILVA PESSOA LAIS DA PAIXAO PINTO LEONARDO SOARES FARIA PEDRO DA COSTA DI MARCO VINICIUS DE OLIVEIRA ALVES DA SILVA Isadora Thiago Nascimento Oliveira 2

3 Trabalho para a semana depois do feriado Projete um resistor de 250 kω usando um poço-n num padrão de serpentina. O comprimento máximo de cada segmento é de 100 e a resistência de folha é de 2 kω/sq. Confira as regras de design do resistor! Se o fator de escala for de 50 nm, estime o tamanho do resistor fabricado. Programa gratuito para criar leiautes e esquemáticos. Simula o leiaute em conjunto com o SPICE. Façam este exercício seguindo as regras de design do programa! Me apresentem os resultados na aula depois do feriado. Farei perguntas sobre o software e sobre as regras de design do programa. Utilizem a tecnologia MOCMOS que segue a regra de design do MOSIS. 3

4 Electric VLSI Design System 4

5 Electric VLSI Design System Software open-source para design de circuitos, leiautes e mais Computer aided design uso de computador para auxiliar a criação, modificação análise e optimização de um projeto 5

6 Electric VLSI Design System Software open-source para design de circuitos, leiautes e mais Computer aided design uso de computador para auxiliar a criação, modificação análise e optimização de um projeto Pode ser usado em conjunto com o LTSpice 6

7 Relembrando - diodo Ao construir um poço-n, criamos uma junção pn (um diodo) entre o poço-n e o substrato. Analisamos na aula 05 que junções pn têm uma capacitância parasítica de depleção. Uma região de cargas fixas positivas e cargas fixas negativas pode ser analisada como placas de um capacitor! Essa capacitância parasítica é chamada de capacitância de depleção ou de junção. 7

8 Capacitância parasítica A capacitância de depleção pode ser modelado pela equação C j0 capacitância sem tensão aplicada na junção V D Tensão no diodo m coeficiende de gradação (grading coefficient) V bi potencial intrínseco Essa capacitância de depleção é importante apenas quando a junção está polarizada reversamente. Quando polarizada diretamente, uma outra capacitância parasítica prevalece (Capacitância de difusão). 8

9 Capacitância parasítica Capacitância de difusão Na polarização direta, elétrons do lado n são atraídos para o lado p (buracos do lado p são atraídos para o lado n) Após passarem a junção, os portadores difundem em direção aos contatos metálicos. Se o portador recombina antes de chegar no contato, este diodo é chamado de diodo de base longa. Se ele chega ao contato, esse diodo é chamado de base curta. 9

10 Capacitância parasítica Capacitância de difusão O tempo de vida do elétron (τ T ) é o tempo que leva para o elétron difundir da junção até ele se recombinar. Este tempo é da ordem de 10µs no silício. A capacitância de difusão é formada pelos portadores minoritários que difundem nos lados da junção. Como discutido, ela claramente depende do tempo de vida dos portadores. 10

11 Capacitância parasítica Capacitância de difusão A capacitância de difusão pode ser caracterizada como: Modelo útil para análise de sinais pequenos AC. Em aplicações digitais estamos mais interessados em chaveamento de sinais altos. Em geral, em processos CMOS não desejamos ter diodos polarizados diretamente. Diodos polarizados diretamente são considerados problemas! 11

12 Atraso RC por um poço-n Vimos até agora que o poço-n pode ser usado como um diodo em conjunto com o substrato e como um resistor. Como toda junção pn tem uma capacitância parasítica, ao analisar o resistor, temos que incluir essa capacitância nos cálculos. 12

13 Atraso RC por um poço-n Este é a forma básica de uma linha de transmissão RC! Ao aplicar um pulso de tensão na entrada, após um determinado tempo (tempo de atraso) o pulso aparecerá na saída. 13

14 Atraso RC por um poço-n Tempo de atraso do circuito Tempo de subida IMPORTANTE EM CIRCUITOS DIGITAIS 14

15 Atraso RC por um poço-n Passa alta ou passa baixa? Olhe o gráfico Tempo de atraso do circuito Tempo de subida IMPORTANTE EM CIRCUITOS DIGITAIS 15

16 Atraso RC por um poço-n Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar? 16

17 Atraso RC por um poço-n Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar? Atraso até o ponto A (tempo de carga do capacitor) 17

18 Atraso RC por um poço-n Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar? Atraso até o ponto B (tempo de carga do capacitor até o ponto A + até o ponto B) 18

19 Atraso RC por um poço-n Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar? Atraso até o ponto C (tempo de carga do capacitor até o ponto A + até o ponto B + até o ponto C) 19

20 Atraso RC por um poço-n Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar? Para um número l de segmentos: 20

21 Atraso RC por um poço-n Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos RC acoplados. Como analisar? Para um número l de segmentos: Soma de l termos com incremento 1 (Gauss fez isso quando era criança! ) Se l >> 1 21

22 Exemplo Simulado no spice 22

23 Tempo de subida Uma análise similar pode ser feita para determinar o tempo de subida em uma linha de transmissão RC 69 ns Com os dados do exemplo anterior, obtemos 69 ns para o tempo de subida 23

24 Processos de poços gêmeos (Twin well) Recapitulando: NMOS é feito diretamente no substrato PMOS é feito no poço-n PMOS é feito diretamente no substrato NMOS é feito no poço-p Ao implantar o poço-n, o substrato tem que ser contra-dopado. Dopamos um material inicialmente tipo p de tal maneira que ele passa a se tornar tipo n. Isto faz com que a qualidade cristalina não seja tão boa (redução de mobilidade) quanto dopar um semicondutor inicialmente intrínseco. Em resumo: PMOS no processo de poço n não é tão bom quanto o PMOS no processo de poço p 24

25 Processos de poços gêmeos (Twin well) O processo de poços gêmeos serve para minimizar esses defeitos. Usa-se um substrato ligeiramente dopado em vez de um substrato intrínseco por ser difícil controlar a dopagem em níveis muito baixos. A contra-dopagem em um substrato ligeiramente dopado se torna insignificante. 25

26 Processos de poços gêmeos (Twin well) No processo de poços gêmeos da figura, o poço p está conectado eletricamente no substrato. Caso seja necessário ter o substrato e o poço p em potenciais diferentes, usa-se o processo de poços-triplos. 26

27 Regras de design - história MOSIS empresa que recebe os designs de diversos grupos e forma as máscaras de processamento. Os fabricantes de CI são contratados pela MOSIS e mudaram ao longo do tempo. Para transferir os leiautes e torná-los escalonáveis, criou as regras SCMOS (scalable CMOS) quando o tamanho mínimo dos fabricantes era ~1µm. Com isto, o mesmo leiaute pode ser escalonado para ser usado em diferentes tecnologias usando o parâmetro λ. Um grande benefício da tecnologia CMOS! As regras de design dos fabricantes normalmente é mais rígida que a SCMOS. A regra SCMOS era flexível a ponto de atender todas as regras de uma vez. Com o passar do tempo, as regras SCMOS já não eram flexíveis o suficiente. As modificações nas regras foram necessárias para atender as novas tecnologias. Novas regras surgiram, submicron e deep-submicron (SUBM e DEEP, respectivamente). Processos antigos ainda usam a regra SCMOS. Novas tecnologias usam as regras novas. Se um leiaute passa na regra DEEP, ele também passa nas outras! 27

28 Regras de design para os poços O livro texto usa uma regra de design (CMOSedu) que é a metade da DEEP. Se o MOSIS usa um fator de escala de 90 nm na regra DEEP, o livro usa um fator de escala 180 nm na regra CMOSedu No SPICE, usar.options scale=90nm para regra DEEP e.options scale=180nm na regra CMOSedu 28

29 SEM microscopia de varredura de elétron Detalhe do olho de uma abelha

30 SEM microscopia de varredura de elétron Chip de memória CMOS 30

31 Revisão Processamento MOSFET Até o momento discutimos detalhes da fabricação do poço-n. Relembrando o processamento de um MOSFET (note que este processo não é o mesmo utilizado pela MOSIS) 31

32 Camadas de metal As camadas de metal em um CI conecta os dispositivos (resistores, capacitores, MOSFETs,...) entre si. Analisaremos aqui apenas um processo CMOS genérico com apenas duas camadas metálicas que chamaremos de metal1 e metal2. Os metais utilizados em CMOS são alumínio e cobre. Analisaremos neste estudo das camadas de metal a área de solda (bonding pad), capacitâncias associadas às camadas, crosstalk, resistência de folha e eletromigração. 32

33 Almofada de contato- Bonding pad Interface entre o substrato já processado e o mundo externo 33

34 Almofada de contato- Bonding pad Os pads variam de acordo com a regra de design do fabricante. O tamanho do bonding pad especificado pelo MOSIS é um quadrado de 100µm x 100µm. O tamanho final do pad é a única parte do leiaute que não é escalonado a medida que as dimensões do processo diminuem. Note a existência de isolante sob e sobre o metal (isolantes entre camadas) 34

35 Capacitância metal-substrato O substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial. Qual componente é formado quando temos dois equipotenciais separados por um isolate?

36 Capacitância metal-substrato O substrato está aterrado e para efeitos práticos pode ser pensado como um plano equipotencial. Aparecimento de capacitâncias parasíticas entre o metal e o substrato. Capacitâncias parasíticas típicas em um processo CMOS 36

37 Capacitância metal-substrato Estimando a capacitância parasítica de um pad de 100x100 µm 2 entre uma camada de metal2 e o substrato: Capac. = área x Valor obtido na tabela do slide anterior + perímetro x Valor obtido na tabela do slide anterior 37

38 Passivação O metal2 está coberto com um isolante! Não é possível fazer contato elétrico com ele com uma microsoldadora. Esta camada de óxido é chamada de passivação. Ela protege o chip de contaminações. 38

39 Camada overglass Cortes na passivação são feitos para obter contato elétrico. Para especificar onde abrir o contato, usamos a camada overglass. Regra MOSIS 6mm entre o limite do metal e o da abertura overglass. Qual a escala λ usada no desenho acima? 39

40 Camada overglass Cortes na passivação são feitos para obter contato elétrico. Para especificar onde abrir o contato, usamos a camada overglass. Regra MOSIS 6µm entre o limite do metal e o da abertura overglass. Qual a escala λ usada no desenho acima? λ = 50 nm 40

41 Importante Estamos exemplificando um processo de apenas 2 metais! Se o processo tiver, por exemplo, 5 metais, o último metal (camada superior para fazer a solda) é chamado de metal

42 Leiaute das camadas de metal Até agora vimos as camadas de poço-n, metal2 e overglass. Agora veremos as camadas de metal1 e a via1 42

43 Metal1 e via1 Metal1 Camada de metal logo abaixo do meltal2 Via1 - região onde o isolante deve ser removido para haver conexão entre o metal1 e o metal2. Num processo de mais metais: Vian conexão entre metaln e metaln+1 43

44 Exemplo Poço-n, metal1, via1, metal2 (OBS: sem overglass) 44