Microeletrônica. Aula 19. Prof. Fernando Massa Fernandes. Sala 5017 E.

Transcrição

1 Microeletrônica Aula 19 Prof. Fernando Massa Fernandes Sala 5017 E fernando.fernandes@uerj.br (Prof. Germano Maioli Penello)

2 Modelo de MOSFET digital Resistência de chaveamento efetiva Revisão Modelo inicial para um MOSFET chaveando Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido. Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência. 2

3 Modelo de MOSFET digital Resistência de chaveamento efetiva Revisão O modelo feito aqui não inclui a redução da mobilidade observada em dispositivos submicron. Um melhor resultado é obtido através de valores medidos ou simulados: NMOS de canal longo (fator de escala de 1 m e VDD = 5V) PMOS de canal longo (fator de escala de 1 m e VDD = 5V) mobilidade do elétron é maior que a do buraco 3

4 Modelo de MOSFET digital Resistência de chaveamento efetiva Revisão MOSFETs de canal curto não seguem a lei quadrática para a corrente! Vsat velocidade de saturação do portador. Usamos a corrente Ion para estimar a resistência 4

5 Modelo de MOSFET digital Resistência de chaveamento efetiva Revisão MOSFETs de canal curto não seguem a lei quadrática para a corrente! Usamos a corrente Ion para estimar a resistência NMOS de canal curto PMOS de canal curto 5

6 Modelo de MOSFET digital Resistência de chaveamento efetiva Revisão MOSFETs de canal curto não seguem a lei quadrática para a corrente! Usamos a corrente Ion para estimar a resistência NMOS de canal curto (fator de escala de 50 nm e VDD =1V) (10/1) PMOS de canal curto (fator de escala de 50 nm e VDD =1V) (10/1) 6

7 Modelo de MOSFET digital Resistência de chaveamento efetiva Revisão MOSFETs de canal curto não seguem a lei quadrática para a corrente! Usamos a corrente Ion para estimar a resistência NMOS de canal curto (fator de escala de 50 nm e VDD =1V) PMOS de canal curto (fator de escala de 50 nm e VDD =1V) Equações reescritas para modelar o incremento de resistência quando L > ~2 7

8 Modelo de MOSFET digital Efeitos Capacitivos Revisão Adicionando efeitos das capacitâncias no modelo Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão cálculo melhor é feito com simulações) I Corrente de carga do capacitor Cgd 8

9 Modelo de MOSFET digital Revisão Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão cálculo melhor é feito com simulações) Capacitância é vista como 2(Cox/2) = Cox 9

10 Modelo de MOSFET digital Efeitos Capacitivos Revisão Adicionando efeitos das capacitâncias no modelo Modelo melhorado 10

11 Modelo de MOSFET digital Constante de tempo Revisão Qual é a velocidade de chaveamento do MOSFET? Constante de tempo n = RnCox Canal longo: Canal curto: 11

12 Modelo de MOSFET digital Constante de tempo Revisão Qual é a velocidade de chaveamento do MOSFET? Constante de tempo n = RnCox Canal longo: Mais lento - quadraticamente com L Independente de W Mais rápido para VDD maior Canal curto: Mais lento - linearmente com L Independente de W Mais lento para VDD maior 12

13 Modelo de MOSFET digital Revisão Resumo Canal longo: Canal curto: 13

14 Tempo de transição e de atraso Revisão No nosso modelo digital: Ctot = capacitância total entre o dreno e o terra (Cox + CL). Modelo simplificado para ser usado no cálculo a mão apenas! 14

15 Exemplo Revisão Descarga Carga 15

16 Exemplo Revisão Descarga Carga Canal longo Canal curto (maior resistência de canal) 16

17 Exemplo Simulação Revisão 17

18 Exemplo Simulação Revisão * Na simulação não é exatamente zero (efeito de canal-curto). 18

19 Projeto digital Revisão Por que NMOS e PMOS têm tamanhos diferentes? 19

20 Projeto digital Revisão Por que NMOS e PMOS têm tamanhos diferentes? Casamento da resistência de chaveamento efetiva! 20

21 MOSFET pass gate Revisão NMOS é bom para passar sinal lógico 0 NMOS não é bom para passar sinal lógico 1 21

22 MOSFET pass gate Revisão NMOS é bom para passar sinal lógico 0, mas não é bom para passar sinal lógico 1 22

23 MOSFET pass gate Revisão 23

24 MOSFET pass gate Revisão Em uma análise complementar, observamos que PMOS não é bom para passar sinal lógico 0 PMOS é bom para passar sinal lógico 1 Lembre-se que o corpo do PMOS esta em VDD 24

25 Atraso num pass gate Revisão Quando ocorre transição de estado lógico na entrada (In), a carga deve fluir (corrente) por Rn carregando ou descarregando os capacitores Cox/2 e CL na saída. 25

26 Atraso num pass gate Revisão Capacitância na entrada Capacitância na saída Podemos estimar o atraso pela capacitância de saída: 26

27 Atraso num pass gate Revisão Exemplo: 27

28 Atraso num pass gate Revisão Valor calculado diferente do medido (simulado)! Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato! 28

29 Atraso em conexão de pass gates Revisão Equação de uma linha de transmissão (aula 7) 10x NMOS (50 nm) em série tdelay ~= 74ps 29

30 Atraso em conexão de pass gates Revisão O atraso total é a soma do atraso da conexão pass gate (linha de transmissão) com o atraso do carregamento da capacitância na saída. 10x NMOS (50 nm) em série + uma carga capacitiva de 50fF tdelay ~ 1,2ns 30

31 Transmission gate Revisão Acoplar um NMOS e um PMOS Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle 31

32 Transmission gate Revisão Acoplar um NMOS e um PMOS Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle 32

33 Medidas Comentário sobre medidas com osciloscópios Por que usar a ponta de prova em vez de um fio simples? Cabo coaxial Ponta de prova Impedância do osciloscópio O cabo coaxial introduz uma capacitância significativa no circuito de medida. O cabo (1m) e o osciloscópio têm em conjunto uma capacitância de 110pF. Todo ponto medido sofrerá o efeito desta capacitância e da resistência do osciloscópio 33

34 Medidas Comentário sobre medidas com osciloscópios Por que usar a ponta de prova em vez de um fio simples? Ponta de prova Cabo coaxial Impedância do osciloscópio Para evitar isso, a ponta de prova tem um capacitor e um resistor acoplados em série (ponta de prova compensada). O RC da ponta de prova tem 9x a impedância do cabo em conjunto com o osciloscópio para que exista um divisor de tensão de 10:1 em toda frequência de interesse. Se, em vez de medir com a ponta de prova, tentarmos medir com um cabo ligado direto no osciloscópio, não teremos bons resultados para frequências altas 34

35 Medidas Comentário sobre medidas com osciloscópios Por que usar a ponta de prova em vez de um fio simples? Ponta de prova Cabo coaxial Impedância do osciloscópio Para evitar isso, a ponta de prova tem um capacitor e um resistor acoplados em série (ponta de prova compensada). Pontas ativas (Femtoprobes) Pontas especiais com dispositivos ativos na sua entrada (MOSFETs) para testar direto no wafer. 35

36 Medidas Probe Station Estação de medidas Hastes com pontas de tungstênio (diam. ~3µm) Lupa (microscópio) Microposicionadores com fixação magnética. Conectores e cabos padrão RF 36

37 Medidas Probe Station Estação de medidas Analisador de parâmetros semicondutores 37

38 Medidas Probe Station Estação de medidas Câmara escura e blindagem eletromagnética 38

39 Medidas Probe Station Estação de medidas Aterramento do laboratório Barra de cobre Terra enriquecida com carbono (grafite) Adição de solução eletrolítica 39

40 Inversor CMOS Bloco de construção fundamental para a circuitos digitais Inversor CMOS * Simbolo lógico Analise o circuito quando a entrada está em estado lógico alto. Repita esta análise para a entrada em estado lógico baixo. 40

41 Inversor CMOS Bloco de construção fundamental para a circuitos digitais Inversor CMOS Porta NAND Analise o circuito quando a entrada está em estado lógico alto. Repita esta análise para a entrada em estado lógico baixo. 41

42 Inversor CMOS Bloco de construção fundamental para a circuitos digitais Inversor CMOS Porta transmissora (com sinal de controle) Analise o circuito quando a entrada está em estado lógico alto. Repita esta análise para a entrada em estado lógico baixo. 42

43 Inversor CMOS Bloco de construção fundamental para a circuitos digitais A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs 43

44 Inversor CMOS Características DC Característica de transferência de tensão OH Output High OL Output Low IL Input Low IH Input High 44

45 Inversor CMOS Características DC Característica de transferência de tensão Pontos A e B definidos pela inclinação da reta igual a -1 Ventrada < VIL estado lógico 0 na entrada Ventrada > VIH estado lógico 1 na entrada VIL < Ventrada < VIH não tem estado lógico definido Situação ideal VIH - VIL = 0 (transição abrupta) 45

46 Inversor CMOS Características DC VTC - Característica de transferência de tensão 46

47 Inversor CMOS Características DC VTC - Característica de transferência de tensão Importante Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!) O mesmo fenômeno é significativo se o transistor chaveia lentamente. 47

48 Inversor CMOS Ruído Os limites de ruído indicam quão bem o inversor opera em condições ruidosas. NM Noise margins Caso ideal: Se Caso ideal: 48

49 Inversor CMOS Limite de ruído e VTC ideais VTC Voltage Transfer Curves Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante Limites de ruídos iguais garante melhor performance 49

50 Inversor CMOS Ponto de chaveamento do inversor (VSP) Vsp Vg Os dois transistores estão na região de saturação e a mesma corrente passa por eles 50

51 Exemplos Se n/ p = 1, temos VSP = VDD/2 Desenhando MOSFETs com mesmo L Para obtermos => Num MOSFET de canal longo 51

52 Exemplos 52

53 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Utilizando o modelo digital que havíamos criado na última aula ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer! 53

54 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 54

58 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso 58

59 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso Se o inversor estiver conectado a uma carga capacitiva: 59

60 Exemplo 60

61 Exemplo A simulação não dá exatamente o mesmo resultado! (~20ps) Fazer com que Rp = Rn faz com que a capacitância de entrada aumente! 61

62 Exemplo 62

63 Exemplo Simulação 63

64 Trabalho 3 Inversor CMOS Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm). Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu. ( Parte 1 Simulação c.c. (sch) Gráficos (V out x Vin) e (Ivdd x Vin) Parte 2 Simulação c.a. (lay) Gráficos (Vout e Vin) x tempo (ps) Data de entrega: 24/07 (ter) 64

65 Trabalho 3 Inversor CMOS Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm). Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu: ( Parte 1 Simulação c.c. (sch) Gráficos (V out x Vin) e (Ivdd x Vin) Parte 2 Simulação c.a. (lay) Gráficos (Vout e Vin) x tempo (ps) Enviar arquivo compactado do trabalho (.zip) para o fernando.fernandes@uerj.br, contendo: 1. Arquivo do Electric (.jelib) 2. Dois arquivos do LTSpice (.spi) sch e lay 3. Síntese em arquivo pdf, contendo o esquemático e o layout do inversor e os gráficos [Vout x Vin e Ivdd x Vin] e [(Vout e Vin) x tempo] Nome do arquivo: Exemplo FernandoMF_Trab2_2018(1)_Microeletronica.zip Data de entrega: 24/07 (ter) 65

66 Trabalho 3 Inversor CMOS Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm). Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu: ( Esquemático Leiaute 66

67 Trabalho 3 Inversor CMOS Parte 1 Simulação c.c. a partir do esquemático (sch) Gráficos (Vout x Vin) e (Ivdd x Vin) a) Simule o inversor e obtenha o gráfico da resposta Vout x Vin. Determine a partir do gráfico o ponto de chaveamento do inversor (Vsp). b) Modifique a largura do PMOS (diretamente no arquivo.spi) de W = 6µm (W=6U) para W = 3µm (W=3U) e determine o novo valor de Vsp. Compare com o valor obtido no ítem (a) e verifique o deslocamento do ponto de chaveamento em função da mudança na resistência efetiva do canal do PMOS. c) Repita o ítem (b) modificando a largura do PMOS para W = 9µm. d) Obtenha o gráfico da corrente no inversor (Ivdd) pela tensão na entrada (Vin). 67

68 Trabalho 3 Inversor CMOS Parte 1 Simulação c.c. a partir do esquemático (sch) Gráficos (Vout x Vin) e (Ivdd x Vin) Vsp pmos W=3,6,9 U (.spi) vdd vdd 0 DC 5 vin in 0 DC 0.dc vin 0 5 1m.include /home/fernando/microeletronica/electric/c5_models.txt 68

69 Trabalho 3 Inversor CMOS Parte 2 Simulação c.a. a partir do leiaute (lay) Gráficos (Vout e Vin) x tempo (ps) a) Obtenha o gráfico da resposta do inversor a um pulso na entrada (Vin) de 5V com duração de 200ps. Determine a partir do gráfico os tempos de atraso tphl e tplh. 69