Microeletrônica. Aula 19. Prof. Fernando Massa Fernandes. Sala 5017 E.

Transcrição

1 Microeletrônica Aula 19 Prof. Fernando Massa Fernandes Sala 5017 E fernando.fernandes@uerj.br (Prof. Germano Maioli Penello)

2 Modelo de MOSFET digital Resistência de chaveamento efetiva Modelo inicial para um MOSFET chaveando Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido. Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência. 2

3 Modelo de MOSFET digital Resistência de chaveamento efetiva O modelo feito aqui não inclui a redução da mobilidade observada em dispositivos submicron. Um melhor resultado é obtido através de valores medidos ou simulados: NMOS de canal longo (fator de escala de 1 m e VDD = 5V) PMOS de canal longo (fator de escala de 1 m e VDD = 5V) mobilidade do elétron é maior que a do buraco 3

4 Modelo de MOSFET digital Resistência de chaveamento efetiva MOSFETs de canal curto não seguem a lei quadrática para a corrente! Vsat velocidade de saturação do portador. Usamos a corrente Ion para estimar a resistência 4

5 Modelo de MOSFET digital Resistência de chaveamento efetiva MOSFETs de canal curto não seguem a lei quadrática para a corrente! Usamos a corrente Ion para estimar a resistência NMOS de canal curto PMOS de canal curto 5

6 Modelo de MOSFET digital Resistência de chaveamento efetiva MOSFETs de canal curto não seguem a lei quadrática para a corrente! Usamos a corrente Ion para estimar a resistência NMOS de canal curto (fator de escala de 50 nm e VDD =1V) (10/1) PMOS de canal curto (fator de escala de 50 nm e VDD =1V) (10/1) 6

7 Modelo de MOSFET digital Resistência de chaveamento efetiva MOSFETs de canal curto não seguem a lei quadrática para a corrente! Usamos a corrente Ion para estimar a resistência NMOS de canal curto (fator de escala de 50 nm e VDD =1V) PMOS de canal curto (fator de escala de 50 nm e VDD =1V) Equações reescritas para modelar o incremento de resistência quando L > ~2 7

8 Modelo de MOSFET digital Resistência de chaveamento efetiva MOSFETs de canal curto não seguem a lei quadrática para a corrente! Usamos a corrente Ion para estimar a resistência NMOS do trabalho 2 (10/2) processo C5 R n= 5 L =22 k. =4,39 k Ω 1,14 ma W PMOS do trabalho 2 (20/2) processo C5 R p= 5 L =34,4 k. =3,44 k Ω 1,45 ma W 8

9 Modelo de MOSFET digital Resistência de chaveamento efetiva NMOS do trabalho 2 (10/2) processo C5 PMOS do trabalho 2 (20/2) processo C5 R n= R p= 5 L =22 k. =4,39 k Ω 1,14 ma W 5 L =34,4 k. =3,44 k Ω 1,45 ma W 9

10 Modelo de MOSFET digital Resistência de chaveamento efetiva NMOS do trabalho 2 (10/2) processo C5 PMOS do trabalho 2 (20/2) processo C5 R n= R p= 5 L =22 k. =4,39 k Ω 1,14 ma W 5 L =34,4 k. =3,44 k Ω 1,45 ma W 10

11 Modelo de MOSFET digital Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão cálculo melhor é feito com simulações) I Corrente de carga do capacitor Cgd 11

12 Modelo de MOSFET digital Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão cálculo melhor é feito com simulações) Capacitância é vista como 2(Cox/2) = Cox 12

13 Modelo de MOSFET digital Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Modelo melhorado 13

14 Modelo de MOSFET digital Constante de tempo Qual é a velocidade de chaveamento do MOSFET? Constante de tempo n = RnCox Canal longo: Canal curto: 14

15 Modelo de MOSFET digital Constante de tempo Qual é a velocidade de chaveamento do MOSFET? Constante de tempo n = RnCox Canal longo: Mais lento - quadraticamente com L Independente de W Mais rápido para VDD maior Canal curto: Mais lento - linearmente com L Independente de W Mais lento para VDD maior 15

16 Modelo de MOSFET digital Resumo Canal longo: Canal curto: 16

17 Tempo de transição e de atraso No nosso modelo digital: Ctot = capacitância total entre o dreno e o terra (Cox + CL). Modelo simplificado para ser usado no cálculo a mão apenas! 17

18 Exemplo Descarga Carga 18

19 Exemplo Descarga Carga Canal longo Canal curto (maior resistência de canal) 19

20 Exemplo Simulação 20

21 Exemplo Simulação * Na simulação não é exatamente zero (efeito de canal-curto). 21

22 Projeto digital Por que NMOS e PMOS têm tamanhos diferentes? 22

23 Projeto digital Por que NMOS e PMOS têm tamanhos diferentes? Casamento da resistência de chaveamento efetiva! 23

24 MOSFET pass gate NMOS é bom para passar sinal lógico 0 NMOS não é bom para passar sinal lógico 1 24

25 MOSFET pass gate NMOS é bom para passar sinal lógico 0, mas não é bom para passar sinal lógico 1 25

26 MOSFET pass gate 26

27 MOSFET pass gate Em uma análise complementar, observamos que PMOS não é bom para passar sinal lógico 0 PMOS é bom para passar sinal lógico 1 Lembre-se que o corpo do PMOS esta em VDD 27

28 Atraso num pass gate Quando ocorre transição de estado lógico na entrada (In), a carga deve fluir (corrente) por Rn carregando ou descarregando os capacitores Cox/2 e CL na saída. 28

29 Atraso num pass gate Capacitância na entrada Capacitância na saída Podemos estimar o atraso pela capacitância de saída: 29

30 Atraso num pass gate Exemplo: 30

31 Atraso num pass gate Valor calculado diferente do medido (simulado)! Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato! 31

32 Atraso em conexão de pass gates Equação de uma linha de transmissão (aula 7) 10x NMOS (50 nm) em série tdelay ~= 74ps 32

33 Atraso em conexão de pass gates O atraso total é a soma do atraso da conexão pass gate (linha de transmissão) com o atraso do carregamento da capacitância na saída. 10x NMOS (50 nm) em série + uma carga capacitiva de 50fF tdelay ~ 1,2ns 33

34 Transmission gate Acoplar um NMOS e um PMOS Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle 34

35 Transmission gate Acoplar um NMOS e um PMOS Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle 35

36 Porta Transmissora 36

39 Medidas Comentário sobre medidas com osciloscópios Por que usar a ponta de prova em vez de um fio simples? Cabo coaxial Ponta de prova Impedância do osciloscópio O cabo coaxial introduz uma capacitância significativa no circuito de medida. O cabo (1m) e o osciloscópio têm em conjunto uma capacitância de 110pF. Todo ponto medido sofrerá o efeito desta capacitância e da resistência do osciloscópio 39

40 Medidas Comentário sobre medidas com osciloscópios Por que usar a ponta de prova em vez de um fio simples? Ponta de prova Cabo coaxial Impedância do osciloscópio Para evitar isso, a ponta de prova tem um capacitor e um resistor acoplados em série (ponta de prova compensada). O RC da ponta de prova tem 9x a impedância do cabo em conjunto com o osciloscópio para que exista um divisor de tensão de 10:1 em toda frequência de interesse. Se, em vez de medir com a ponta de prova, tentarmos medir com um cabo ligado direto no osciloscópio, não teremos bons resultados para frequências altas 40

41 Medidas Comentário sobre medidas com osciloscópios Por que usar a ponta de prova em vez de um fio simples? Ponta de prova Cabo coaxial Impedância do osciloscópio Para evitar isso, a ponta de prova tem um capacitor e um resistor acoplados em série (ponta de prova compensada). Pontas ativas (Femtoprobes) Pontas especiais com dispositivos ativos na sua entrada (MOSFETs) para testar direto no wafer. 41

42 Medidas Probe Station Estação de medidas Hastes com pontas de tungstênio (diam. ~3µm) Lupa (microscópio) Microposicionadores com fixação magnética. Conectores e cabos padrão RF 42

43 Medidas Probe Station Estação de medidas Analisador de parâmetros semicondutores 43

44 Medidas Probe Station Estação de medidas Câmara escura e blindagem eletromagnética 44

45 Medidas Probe Station Estação de medidas Aterramento do laboratório Barra de cobre Terra enriquecida com carbono (grafite) Adição de solução eletrolítica 45

46 Inversor CMOS Bloco de construção fundamental para a circuitos digitais Inversor CMOS * Simbolo lógico Analise o circuito quando a entrada está em estado lógico alto. Repita esta análise para a entrada em estado lógico baixo. 46

47 Inversor CMOS Bloco de construção fundamental para a circuitos digitais Inversor CMOS Porta NAND Analise o circuito quando a entrada está em estado lógico alto. Repita esta análise para a entrada em estado lógico baixo. 47

48 Inversor CMOS Bloco de construção fundamental para a circuitos digitais Inversor CMOS Porta transmissora (com sinal de controle) Analise o circuito quando a entrada está em estado lógico alto. Repita esta análise para a entrada em estado lógico baixo. 48

49 Inversor CMOS Bloco de construção fundamental para a circuitos digitais A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs 49

50 Inversor CMOS Características DC Característica de transferência de tensão OH Output High OL Output Low IL Input Low IH Input High 50

51 Inversor CMOS Características DC Característica de transferência de tensão Pontos A e B definidos pela inclinação da reta igual a -1 Ventrada < VIL estado lógico 0 na entrada Ventrada > VIH estado lógico 1 na entrada VIL < Ventrada < VIH não tem estado lógico definido Situação ideal VIH - VIL = 0 (transição abrupta) 51

52 Inversor CMOS Características DC VTC - Característica de transferência de tensão 52

53 Inversor CMOS Características DC VTC - Característica de transferência de tensão Importante Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!) O mesmo fenômeno é significativo se o transistor chaveia lentamente. 53

54 Inversor CMOS Ruído Os limites de ruído indicam quão bem o inversor opera em condições ruidosas. NM Noise margins Caso ideal: Se Caso ideal: 54

55 Inversor CMOS Limite de ruído e VTC ideais VTC Voltage Transfer Curves Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante Limites de ruídos iguais garante melhor performance 55

56 Inversor CMOS Ponto de chaveamento do inversor (VSP) Vsp Vg Os dois transistores estão na região de saturação e a mesma corrente passa por eles 56

57 Exemplos Se n/ p = 1, temos VSP = VDD/2 Desenhando MOSFETs com mesmo L Para obtermos => Num MOSFET de canal longo 57

58 Exemplos 58