Microeletrônica. Aula 20. Prof. Fernando Massa Fernandes. Sala 5017 E.

Transcrição

1 Microeletrônica Aula 20 Prof. Fernando Massa Fernandes Sala 5017 E fernando.fernandes@uerj.br (Prof. Germano Maioli Penello)

2 Modelo de MOSFET digital Resistência de chaveamento efetiva Revisão Modelo inicial para um MOSFET chaveando Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido. Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência. 2

3 Modelo de MOSFET digital Resistência de chaveamento efetiva + Efeitos de capacitância Revisão Modelo digital Dois estados (on/off) Transistor off ou operando em saturação on Resistência de chaveamento efetiva Efeitos de capacitância Potência dissipada e atraso de propagação 3

4 Modelo de MOSFET digital Resistência de chaveamento efetiva Revisão Como estimar uma resistência para este resultado? NMOS de canal Longo 4

5 Modelo de MOSFET digital Resistência de chaveamento efetiva Revisão NMOS de canal longo (fator de escala de 1 m e VDD = 5V) PMOS de canal longo (fator de escala de 1 m e VDD = 5V) NMOS de canal curto (fator de escala de 50 nm e VDD =1V) PMOS de canal curto (fator de escala de 50 nm e VDD =1V) mobilidade elétron é maior que a do buraco 5

6 Modelo de MOSFET digital Análise da tecnologia C5 Revisão

7 Modelo de MOSFET digital Análise da tecnologia C5 Resistência efetiva de chaveamento Rn = VDD 5,0 V = =4,4 k %OMEGA I D,n ( 1,14 ma ) R p= Revisão VDD 5,0 V = =3,4 k %OMEGA I D,p ( 1,45 ma )

8 Modelo de MOSFET digital Análise da tecnologia C5 Resistência efetiva de chaveamento Rn = VDD 5,0 V = =4,4 k %OMEGA I D,n ( 1,14 ma ) R( n / p ) = Exemplo: NMOS (10/2) R p= VDD 5,0 V = =3,4 k %OMEGA I D,p ( 1,45 ma ) VDD L =R '( n/ p ). I D, ( n / p ) W ( n/ p )

9 Modelo de MOSFET digital Efeitos Capacitivos Adicionando efeitos das capacitâncias no modelo Modelo melhorado 9

10 Modelo de MOSFET digital Análise da tecnologia C5 Modelo de capacitância Resumo Do arquivo de parâmetros do modelo SPICE para tecnologia C5: TOX = 1.39E-8 10

11 Modelo de MOSFET digital Análise da tecnologia C5 Modelo de capacitância Resumo Do arquivo de parâmetros do modelo SPICE para tecnologia C5: C'ox = ϵ SiO.ϵ 0 2 t ox = 3,9.ϵ 0 14 nm TOX = 1.39E-8 =2,5 ff / μmm 2 11

12 Modelo de MOSFET digital Análise da tecnologia C5 Modelo de capacitância Resumo Do arquivo de parâmetros do modelo SPICE para tecnologia C5: C 'ox = ϵ SiO.ϵ 0 2 t ox =2,5 ff / μmm 2 TOX = 1.39E-8 NMOS (10/2) C ox,n =C 'ox.0,6 μmm. 3 μmm= 4,44 ff PMOS (20/2) C ox,p =C 'ox.0,6 μmm. 6 μmm= 8,88 ff 12

13 Modelo de MOSFET digital Constante de tempo Revisão Qual é a velocidade de chaveamento do MOSFET? Constante de tempo (n/p)n/p) = R(n/p)n/p)Cox Canal longo: Canal curto: 13

14 Modelo de MOSFET digital Revisão Resumo NMOS - Canal longo (10/1): PMOS - Canal longo (10/1): NMOS - Canal curto (10/1): PMOS - Canal curto (10/1): 14

15 Modelo de MOSFET digital NMOS - Canal longo (10/1): PMOS - Canal longo (10/1): NMOS - Canal curto (10/1): PMOS - Canal curto (10/1): Análise da tecnologia C5 Constante de tempo NMOS (10/2) Rn = VDD VDD = =4,4 k %OMEGA I D,n 1,14 ma C ox,n =C 'ox.0,6 μmm. 3 μmm= 4,44 ff τ n =R n C ox,n = 20 ps VDD VDD PMOS (20/2) R p = I =1,45 ma =3,4 k %OMEGA D,p ' C ox,p =C ox.0,6 μmm. 6 μmm= 8,88 ff τ p =R p C ox,p = 30 ps 15

16 MOSFET pass gate Revisão NMOS é bom para passar sinal lógico 0 NMOS não é bom para passar sinal lógico 1 16

17 MOSFET pass gate Revisão Em uma análise complementar, observamos que PMOS não é bom para passar sinal lógico 0 PMOS é bom para passar sinal lógico 1 Lembre-se que o corpo do PMOS esta em VDD 17

18 MOSFET pass gate Revisão 18

19 Atraso num pass gate Revisão Quando ocorre transição de estado lógico na entrada (In), a carga deve fluir (corrente) por Rn carregando ou descarregando os capacitores Cox/2 e CL na saída. 19

20 Atraso num pass gate Revisão Capacitância na entrada Capacitância na saída Podemos estimar o atraso pela capacitância de saída: 20

21 Atraso num pass gate Revisão Exemplo: 21

22 Atraso num pass gate Revisão Valor calculado diferente do medido (simulado)! Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato! 22

23 Atraso num pass gate Exemplo: Análise da tecnologia C5 Atraso num pass gate NMOS (10/2) Rn =4,4 k %OMEGA C tot,n =50 ff+ 2,22 ff= 52,22 ff τ delay 0,7. R n C tot,n = 161 ps C tot,p =50 ff+ 4,44 ff= 54,44 ff τ delay 0,7. R p C tot,p = 130 ps PMOS (20/2) R p =3,4 k %OMEGA 23

24 Transmission gate Revisão Acoplar um NMOS e um PMOS Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle 24

25 Transmission gate Revisão Acoplar um NMOS e um PMOS Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle 25

26 Transmission gate Revisão Acoplar um NMOS e um PMOS Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle Leiaute 26

27 Porta Transmissora Revisão 27

28 Transmission gate Exemplo de aplicação Multiplexador/Demultiplexador (MUX/DEMUX) 28

29 Inversor CMOS Revisão Bloco de construção fundamental para a circuitos digitais Características DC Característica de transferência de tensão OH Output High OL Output Low IL Input Low IH Input High 29

30 Inversor CMOS Revisão Características DC Característica de transferência de tensão Pontos A e B definidos pela inclinação da reta igual a -1 Ventrada < VIL estado lógico 0 na entrada Ventrada > VIH estado lógico 1 na entrada VIL < Ventrada < VIH não tem estado lógico definido Situação ideal VIH - VIL = 0 (transição abrupta) 30

31 Inversor CMOS Revisão Bloco de construção fundamental para a circuitos digitais A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs 31

32 Inversor CMOS Revisão Bloco de construção fundamental para a circuitos digitais Inversor CMOS Porta transmissora (com sinal de controle) A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs 32

33 Inversor CMOS Revisão Bloco de construção fundamental para a circuitos digitais Inversor CMOS A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs 33

34 Inversor CMOS Características DC Revisão VTC - Característica de transferência de tensão Importante Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!) O mesmo fenômeno é significativo se o transistor chaveia lentamente. 34

35 Inversor CMOS Revisão Ruído Os limites de ruído indicam quão bem o inversor opera em condições ruidosas. NM Noise margins Caso ideal: Se Caso ideal: 35

36 Inversor CMOS Revisão Ponto de chaveamento do inversor (n/p)vsp) Vsp Vg Os dois transistores estão na região de saturação e a mesma corrente passa por eles 36

37 Exemplos Revisão Se n/ p = 1, temos VSP = VDD/2 Desenhando MOSFETs com mesmo L Para obtermos => Num MOSFET de canal longo 37

38 Exemplos Revisão 38

39 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Utilizando o modelo digital que havíamos criado na última aula ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer! 39

40 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 40

44 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso 44

45 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso Se o inversor estiver conectado a uma carga capacitiva: 45

46 Exemplo 46

47 Exemplo A simulação não dá exatamente o mesmo resultado! (~20ps) Fazer com que Rp = Rn faz com que a capacitância de entrada aumente! 47

48 Exemplo 48

49 Exemplo Simulação 49

50 Exemplo Análise da tecnologia C5 Atraso no inversor Tempos de atraso (20/2) (10/2) ' R p =3,4 k %OMEGA C ox,p =C ox.0,6 μmm. 6 μmm= 8,88 ff Rn =4,4 k %OMEGA C ox,n =C 'ox.0,6 μmm. 3 μmm= 4,44 ff * Atraso somente do inversor (sem carga) 50

51 Exemplo Análise da tecnologia C5 Atraso no inversor Tempos de atraso (20/2) (10/2) R p =3,4k %OMEGA C ox,p =C 'ox.0,6 μmm. 6 μmm= 8,88 ff Rn =4,4 k %OMEGA C ox,n =C 'ox.0,6 μmm. 3 μmm= 4,44 ff C out =13,32 ff t PHL 0, ,32 f= 41 ps t PLH 0, ,32 f= 32 ps * Atraso somente do inversor (sem carga) 51

52 Inversor Dissipação de potência dinâmica Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados. Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é 52

53 Inversor Dissipação de potência dinâmica Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados. Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é Lembrando que a corrente só é fornecida quando o PMOS está ligado 53

54 Inversor Dissipação de potência dinâmica Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é A potência total é 54

55 Inversor Dissipação de potência dinâmica A potência total é A potência dissipada depende das capacitâncias, da fonte e da frequência do clock. Muito esforço é feito para reduzir esta dissipação! Uma das maiores vantagens do CMOS é a baixa dissipação de potência. 55

56 Inversor Power Delay Product (n/p)pdp) (n/p)figura de mérito) Para caracterizar a eficiência (velocidade x potência) de determinado processo CMOS, o power delay product (PDP) é utilizado: Um processo rápido pode dissipar mais potência e esse produto quantifica as duas características simultaneamente. GaAs tem um atraso de propagação menor mas dissipa mais potência e pode ser comparado com a tecnologia CMOS de 50 nm. 56

57 Exemplo Análise da tecnologia C5 Estimativa da potência dissipada no inversor (20/2) (10/2) Em geral é dada por MHz 2 6 Pavg = ( C in +C out ).VDD. 10 / MHz Pavg = C ox1 +C ox2 ). VDD. 10 / MHz ( 2 57

58 Exemplo Análise da tecnologia C5 Estimativa da potência dissipada no inversor (20/2) (10/2) Pavg = C ox1 +C ox2 ). VDD. 10 / MHz ( 2 Pavg = 5 ( 4,44 ff+ 8,88 ff ) =0,83 μmw / MHz 2 58

59 Ring oscillator O ring oscillator é normalmente utilizado para indicar a velocidade de um processo MOSIS WAFER ACCEPTANCE TESTS RUN: T89Y TECHNOLOGY: SCN05 FEATURE SIZE: 0.5 microns CIRCUIT PARAMETERS Inverters K Vinv 1.0 Vinv 1.5 Vol (225 ua) 2.0 Voh (225 ua) 2.0 Vinv 2.0 Gain 2.0 Ring Oscillator Freq. DIV256 (31-stg,5.0V) D256_WIDE (31-stg,5.0V) Ring Oscillator Power DIV256 (31-stg,5.0V) D256_WIDE (31-stg,5.0V) VENDOR: AMIS UNITS 2.02 volts 2.29 volts 0.30 volts 4.68 volts 2.47 volts MHz MHz 0.45 uw/mhz/gate 0.94 uw/mhz/gate f clk = 1 n. 0,7. ( R n +R p ).C tot Análise da tecnologia C5 Potência dissipada no inversor Pavg =0,83 μmw / MHz *MOSIS file ami-c5/t89y-params.txt COMMENTS: SUBMICRON 59

60 Inversor CMOS Revisão 1 - Ponto de chaveamento do inversor (n/p)vsp) 2 - Curva característica de transferência de tensão Estados lógicos Definição dos pontos A e B Limites de ruido 3 - Atraso na propagação 4 Potência dissipada 60

61 Trabalho 3 Inversor CMOS Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (n/p)0.3 µm). Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu. ( Parte 1 Simulação c.c. (sch) Gráficos (V out x Vin) e (Ivdd x Vin) Parte 2 Simulação c.a. (lay) Gráficos (Vout e Vin) x tempo (ps) Data de entrega: 13/11 (qui) 61

62 Trabalho 3 Inversor CMOS Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (n/p)0.3 µm). Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu: ( Parte 1 Simulação c.c. (n/p)sch) Gráficos (n/p)v out x Vin) e (n/p)ivdd x Vin) Parte 2 Simulação c.a. (n/p)lay) Gráficos (n/p)vout e Vin) x tempo (n/p)ps) Enviar arquivo compactado do trabalho (.zip) para o fernando.fernandes@uerj.br, contendo: 1. Arquivo do Electric (.jelib) 2. Dois arquivos do LTSpice (.spi) sch e lay 3. Print do esquemático e do layout do inversor e dos gráficos [Vout x Vin e Ivdd x Vin] e [(Vout e Vin) x tempo] Nome do arquivo: Exemplo FernandoMF_Trab2_2018(2)_Microeletronica.zip Data de entrega: 13/11 (qui) 62

63 Trabalho 3 Inversor CMOS Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (n/p)0.3 µm). Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu: ( Esquemático Leiaute 63

64 Trabalho 3 Inversor CMOS Parte 1 Simulação c.c. a partir do esquemático (n/p)sch) Gráficos (Vout x Vin) e (Ivdd x Vin) a) Simule o inversor e obtenha os gráficos Vout x Vin para diferentes larguras de canal no PMOS (W = 3µm, 6µm e 9µm)*. Escreva nos gráficos o ponto de chaveamento do inversor (Vsp) em cada caso. b) Obtenha o gráfico da corrente no inversor (Ivdd) pela tensão na entrada (Vin). *Modifique a largura do PMOS (diretamente no arquivo.spi) de W = 6µm (W=6U) para W = 3µm e 6µm (W=3U e W=9U) e determine os novos valores de Vsp. 64

65 Trabalho 3 Inversor CMOS Parte 1 Simulação c.c. a partir do esquemático (n/p)sch) Gráficos (Vout x Vin) e (Ivdd x Vin) Para W=6U vdd vdd 0 DC 5 (1 gráfico) vin in 0 DC 0.dc vin 0 5 1m.include /home/fernando/microeletronica/electric/c5_models.txt Vsp pmos W=3,6,9 U (.spi) (3 gráficos) 65

66 Trabalho 3 Inversor CMOS Parte 2 Simulação c.a. a partir do leiaute (n/p)lay) Gráficos (Vout e Vin) x tempo (ps) a) Obtenha o gráfico da resposta do inversor a um pulso na entrada (Vin) de 5V com duração de 200ps. Escreva no gráfico os tempos de atraso tphl e tplh. 66