Microeletrônica. Prof. Fernando Massa Fernandes. Aula 21. Sala 5017 E.

Tamanho: px

Começar a partir da página:

Download "Microeletrônica. Prof. Fernando Massa Fernandes. Aula 21. Sala 5017 E."

Carlos Fontes
5 Há anos
Visualizações:

1 Microeletrônica Aula 21 Prof. Fernando Massa Fernandes Sala 5017 E fernando.fernandes@uerj.br

2 Revisão MOSFET pass gate NMOS é bom para passar sinal lógico 0 NMOS não é bom para passar sinal lógico 1 2

3 Revisão MOSFET pass gate NMOS é bom para passar sinal lógico 0, mas não é bom para passar sinal lógico 1 3

4 Revisão MOSFET pass gate 4

5 Revisão MOSFET pass gate Em uma análise complementar, observamos que PMOS não é bom para passar sinal lógico 0 PMOS é bom para passar sinal lógico 1 Lembre-se que o corpo do PMOS esta em VDD 5

6 Revisão Atraso num pass gate Quando ocorre transição de estado lógico na entrada (In), a carga deve fluir (corrente) por Rn carregando ou descarregando os capacitores Cox/2 e CL na saída. 6

7 Revisão Atraso num pass gate Capacitância na entrada Capacitância na saída Podemos estimar o atraso pela capacitância de saída: 7

8 Revisão Atraso num pass gate Exemplo: 8

9 Revisão Atraso num pass gate Valor calculado diferente do medido (simulado)! Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato! 9

10 Atraso em conexão de pass gates Revisão Equação de uma linha de transmissão (aula 7) 10x NMOS (50 nm) em série tdelay ~= 74ps 10

11 Atraso em conexão de pass gates Revisão O atraso total é a soma do atraso da conexão pass gate (linha de transmissão) com o atraso do carregamento da capacitância na saída. 10x NMOS (50 nm) em série + uma carga capacitiva de 50fF tdelay ~ 1,2ns 11

12 Revisão Atraso num pass gate Exercício Proposto: A partir das figuras, estime o atraso no pass gate (NMOS e PMOS) fabricado na tecnologia C5, com as seguintes características: NMOS (10/2) PMOS (20/2) 12

13 Revisão Atraso num pass gate Exercício Proposto: Análise da tecnologia C5 Atraso num pass gate NMOS (10/2) Rn =4,4 k%omega C tot,n =50 ff+ 2,22 ff= 52,22 ff τ delay 0,7. R n C tot,n = 161 ps C tot,p =50 ff+ 4,44 ff= 54,44 ff τ delay 0,7. R p C tot,p = 130 ps PMOS (20/2) R p =3,4 k%omega 13

14 Revisão Transmission gate Acoplar um NMOS e um PMOS Passa bem o 0 e o 1! Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle 14

15 Revisão Transmission gate Acoplar um NMOS e um PMOS Passa bem o 0 e o 1! Desvantagens: Aumento de área utilizada no leiaute Dois sinais de controle 15

16 Porta Transmissora Revisão 16

17 Porta Transmissora Revisão 17

18 Porta Transmissora Revisão 18

19 Revisão Transmission gate Exemplo de aplicação Multiplexador/Demultiplexador (MUX/DEMUX) 19

20 Revisão Inversor CMOS Bloco de construção fundamental para a circuitos digitais Inversor CMOS * Simbolo lógico Analise o circuito quando a entrada está em estado lógico alto. Repita esta análise para a entrada em estado lógico baixo. 20

21 Revisão Inversor CMOS Bloco de construção fundamental para a circuitos digitais A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs 21

Revisão Inversor CMOS Bloco de construção fundamental para a circuitos digitais Inversor CMOS A dissipação de potência estática do inversor é praticamente

22 Revisão Inversor CMOS Bloco de construção fundamental para a circuitos digitais Inversor CMOS A dissipação de potência estática do inversor é praticamente zero! O NMOS e o PMOS podem ser projetados para ter as mesmas características O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs 22

23 Revisão Projeto digital Por que NMOS e PMOS têm tamanhos diferentes? 23

24 Revisão Projeto digital Por que NMOS e PMOS têm tamanhos diferentes? Casamento da resistência de chaveamento efetiva! 24

25 Inversor CMOS Bloco de construção fundamental para a circuitos digitais Características DC Característica de transferência de tensão OH Output High OL Output Low IL Input Low IH Input High 25

26 Inversor CMOS Características DC Característica de transferência de tensão Pontos A e B definidos pela inclinação da reta igual a -1 Ventrada < VIL estado lógico 0 na entrada Ventrada > VIH estado lógico 1 na entrada VIL < Ventrada < VIH não tem estado lógico definido Situação ideal VIH - VIL = 0 (transição abrupta) 26

27 Inversor CMOS Bloco de construção fundamental para a circuitos digitais Inversor CMOS Porta NAND Analise o circuito quando a entrada está em estado lógico alto. Repita esta análise para a entrada em estado lógico baixo. 27

28 Inversor CMOS Bloco de construção fundamental para a circuitos digitais Inversor CMOS Porta transmissora (com sinal de controle) 28

29 Inversor CMOS Características DC VTC - Característica de transferência de tensão 29

30 Inversor CMOS Características DC VTC - Característica de transferência de tensão Importante Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!) O mesmo fenômeno é significativo se o transistor chaveia lentamente. 30

31 Inversor CMOS Ruído Os limites de ruído indicam quão bem o inversor opera em condições ruidosas. NM Noise margins Caso ideal: Se Caso ideal: 31

32 Inversor CMOS Limite de ruído e VTC ideais VTC Voltage Transfer Curves Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante Limites de ruídos iguais garante melhor performance 32

33 Inversor CMOS Ponto de chaveamento do inversor (VSP) Vsp Vg Os dois transistores estão na região de saturação e a mesma corrente passa por eles 33

34 Exemplos Se n/ p = 1, temos VSP = VDD/2 Desenhando MOSFETs com mesmo L Para obtermos => Num MOSFET de canal longo 34

35 Exemplos 35

36 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Utilizando o modelo digital que havíamos criado na última aula ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer! 36

37 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 37

38 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 38

39 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 39

40 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor 40

41 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso 41

42 Características de chaveamento Vamos examinar as capacitâncias e resistências parasíticas do inversor Tempos de atraso Se o inversor estiver conectado a uma carga capacitiva: 42

43 Exemplo 43

44 Exemplo A simulação não dá exatamente o mesmo resultado! (~20ps) Fazer com que Rp = Rn faz com que a capacitância de entrada aumente! 44

45 Exemplo 45

46 Exemplo Simulação 46

Trabalho 3 Inversor CMOS Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm). Faça o projeto do esquemático e do leiaute utilizando o software Electric.

47 Trabalho 3 Inversor CMOS Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm). Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu. ( Parte 1 Simulação c.c. (sch) Gráficos (V out x Vin) e (Ivdd x Vin) Parte 2 Simulação c.a. (lay) Gráfico (Vout e Vin) x tempo (ps) Data de entrega: 06/06 (qui) 47

48 Trabalho 3 Inversor CMOS Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm). Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu: ( Parte 1 Simulação c.c. (sch) Gráficos (V out x Vin) e (Ivdd x Vin) Parte 2 Simulação c.a. (lay) Gráfico (Vout e Vin) x tempo (ps) Enviar arquivo compactado do trabalho (.zip) para o fernando.fernandes@uerj.br, contendo: 1. Arquivo do Electric (.jelib) 2. Dois arquivos do LTSpice (.spi) sch e lay 3. Print do esquemático e do layout do inversor e dos gráficos [Vout x Vin e Ivdd x Vin] e [(Vout e Vin) x tempo] Nome do arquivo: Exemplo FernandoMF_Trab2_2018(2)_Microeletronica.zip Data de entrega: 06/06 (qui) 48

Faça o projeto do esquemático e do leiaute utilizando o software Electric.

49 Trabalho 3 Inversor CMOS Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm). Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu: ( Esquemático Leiaute 49

50 Trabalho 3 Inversor CMOS Parte 1 Simulação c.c. a partir do esquemático (sch) Gráficos (Vout x Vin) e (Ivdd x Vin) a) Simule o inversor e obtenha os gráficos Vout x Vin para diferentes larguras de canal no PMOS (W = 3µm, 6µm e 9µm)*. Escreva nos gráficos o ponto de chaveamento do inversor (Vsp) em cada caso. b) Obtenha o gráfico da corrente no inversor (Ivdd) pela tensão na entrada (Vin) para W = 6µm. *Modifique a largura do PMOS (diretamente no arquivo.spi) de W = 6µm (W=6U) para W = 3µm e 6µm (W=3U e W=9U) e determine os novos valores de Vsp. 50

Para W=6U vdd vdd 0 DC 5 (1 gráfico) vin in 0 DC 0.dc vin 0 5 1m.

51 Trabalho 3 Inversor CMOS Parte 1 Simulação c.c. a partir do esquemático (sch) Gráficos (Vout x Vin) e (Ivdd x Vin) Para W=6U vdd vdd 0 DC 5 (1 gráfico) vin in 0 DC 0.dc vin 0 5 1m.include /home/fernando/microeletronica/electric/c5_models.txt Vsp pmos W=3,6,9 U (.spi) (3 gráficos) 51

gráfico da resposta do inversor a um pulso na entrada (Vin) de 5V

52 Trabalho 3 Inversor CMOS Parte 2 Simulação c.a. a partir do leiaute (lay) Gráficos (Vout e Vin) x tempo (ps) a) Obtenha o gráfico da resposta do inversor a um pulso na entrada (Vin) de 5V com duração de 200ps. Escreva no gráfico os tempos de atraso tphl e tplh. 52

Documentos relacionados

Microeletrônica. Aula 19. Prof. Fernando Massa Fernandes. Sala 5017 E.

Microeletrônica. Aula 19. Prof. Fernando Massa Fernandes. Sala 5017 E. Microeletrônica Aula 19 Prof. Fernando Massa Fernandes Sala 5017 E fernando.fernandes@uerj.br https://www.fermassa.com/microeletronica.php http://www.lee.eng.uerj.br/~germano/microeletronica_2016-2.html