SOLUÇÃO : 2) Converter os números da base 10 para a base 5. N1 = (134) 10 N2 = (245) 10. Resposta : N1 = (1014) 5 N2 = (1440) 5

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1 LISTA D XRCÍCIOS D N Matéria da prova é referente a toda à matéria. As listas de exercícios aplicadas durante as aulas são parte integrante desta lista de exercícios, além dos exercícios do livro texto Tocci. 1) Transformação de base. 2) Somador/Subtrator 3) ULA 4) Codificador/Decodificador 5) Transistor/TTL. 6) Limitações de entrada e saída e parâmetros do TTL. 7) CMOS e portas de transmissão; 1) Utilizando uma ULA e uma lógica adicional, implementar um circuito capaz de identificar e dar saída ALTO quando dois números A e B comparados for A = B, no caso de A B a saída deve ser BAIXO. Pede-se : a) Usando a ULA 74LS382 ( Livro pág. 183 ) e lógica adicional, implementar o circuito, sendo A e B números de 4 bits. SOLUÇÃO : xistem 3 soluções : 1) Lógica Fazendo A XOR B e uma lógica NOU de saída. 2) Aritméticas a) A B, com lógica NOU adicional de saída. b) B A, com lógica NOU adicional de saída. 2) Converter os números da base 10 para a base 5. N1 = (134) 10 N2 = (245) 10 Resposta : N1 = (1014) 5 N2 = (1440) 5 3) Converter os números da base 2 para a base 4. N1 = (11001) 2 N2 = (010111) 2 N3 = ( ) 2 Resposta : N1 = (121) 4 N2 = (113) 4 N3 = (3022) 4 4) Para o decodificador convencional 03 variáveis de entrada de seleção, 08 saídas lógica positiva e 3 entradas de habilitação sendo 0, /1 e /2, associar decodificadores para 6 variáveis de entrada e 64 saídas. Pede-se : a) Utilizar na seleção um decodificador convencional para seleção dos decodificadores associados. b) Utilizar na seleção o menor número de circuitos inversores para seleção dos decodificadores associados. a) Utilizando-se 8 decodificadores 3 x 8, faremos associação para 6 x 64, onde A 5 A 4 A 3 A 2 A 1 A 0 serão as 06 variáveis de seleção dos decodificadores. A ligação de A 2 A 1 A 0 será comum a todas Pág. 1

2 as entradas de seleção dos 08 decodificadores. A tabela da verdade completa mostra que A 5 A 4 A 3 variam de 0 a 7 e serão utilizadas para selecionar cada dos 08 decodificadores. As saídas lógica positiva dos decodificadores irão de 0 a 63. As saídas do decodificador 9 serão utilizadas para a habilitação de cada dos 08 decodificadores e as variáveis de seleção deste decodificador serão ligadas nas variáveis de endereçamento A 5 A 4 A 3. 1) Seleção por decodificador. A 2 A 1 A C B A C B A C B A O 0 O 7 O 8 O 15 O 57 O 63 0 A 5 A 4 A 3 O 0 O 7 SL C B A b) Seleção por inversores. Como cada dos 08 decodificadores necessários possuem 03 variáveis habilitadoras isso permite por uma lógica de inversores seleciona-los. O número de inversores será sempre n 1, no caso para 3 1 = 2. A condição de habilitação é : 0 = 1, 1 = 2 = 0. A 5 A 4 A A 3 A 4 A A 3 A 4 A A 4 A 3 A A 4 A 3 A A 5 A 4 A A 5 A 4 A A 5 A 4 A A 5 A 4 A 3 5) Para o circuito TTL, implementar a lógica F = A B. 6) Calcular a corrente de saída do CI1 de saída para a ligação correspondente com as entradas comuns com os Cis 2, 3, 4 e 5. As características dos Cis correspondentes são TTL standard, sendo : a) Corrente de saída do CI1 b) Calcular a margem de ruído dos Cis c) Sabendo-se que a Icc médio = 10mA na freqüência e Vcc = 5V, calcular a potência dissipada no CI. Pág. 2

3 d) Sabendo-se que tempo de atraso é de 10ns, calcular a velocidade x potência dissipada e) Calcular o fan-out dos Cis. I IL = -1,0 ma I IH = 20 µa I OL = 10 ma I OH = - 0,4 ma V IL = 0,8 V V IH = 2,0 V V OL = 0,2 V V OH = 2,6 V Para o quadro a seguir, responda as questões a seguir. a) I OL = I IL = 4. I IL = 4. 1mA = 4mA. e I OH = I IH = 4. 20µA = 80µA. b) V NL = V ILMAX V OLMAX = 0,8 0,2 = 0,6V e V NH = V OHMIN V IHMIN = 2,6 2,0 = 0,6V. c) P = V CC. I CC = 5. 10mA = 50mW. d) V elocidade x P otência = t p. P = 10ns. 50mW = 500pJ. e) F.O L = I OL /I IL = 10/1 = 10 e F.O H = I OH /I IH = 400/20 = 20 F.O = 10. CORRNTS D NTRADA SAÍDA PARA Vcc = 5V. CMOS TTL Parâmetros 4000 HC/HCT ACT AHC/AHCT 74 LS AS ALS I IH (min) 1,0µA 1,0µA 1,0µA 1,0µA 40µA 20µA 20µA 20µA I IL (max) 1,0 µa 1,0µA 1,0µA 1,0µA 1,6mA 0,4mA 0,5mA 100µA I OH (min) 0,4mA 4ma 24mA 8mA 0,4mA 0,4mA 2mA 400µA I OL (max) 0,4mA 4mA 24mA 8mA 16mA 8mA 20mA 8mA 7. Utilizando o gate CMOS HC, como saída. Quantos gates 74LS como entradas poderão ser interligados com o CMOS-HC? Resposta : Idem item 7 para a série AS como entrada. Resposta : 8 9. ntre as series, qual delas poderá realizar o maior Fan-out? Resposta : CMOS - ACT 10. ntre as series, e qual delas poderá realizar o menor Fan-out na mesma família? Resposta : 74 pois dá um F.O = Repita a 5.aQ para CMOS. 12. Gerar com CMOS funções OU e. 13. Projetar um circuito capaz de realizar a decodificação de números conforme codificação a seguir. 0 01, 1 11, 2 00 e Pág. 3

4 a) Considerando, pois o problema não diz, saída deste decodificador lógica positiva, então a tabela da verdade será : A 1 A 0 B 3 B 2 B 1 B ) A implementação do decodificador, será : B 3 = A 1 A 0 ; B 2 = A 1 A 0 ; B 1 = A 1 A 0 ; B 0 = A 1 A 0. A 1 A 0 B 0 B 1 B 2 B Projetar o circuito capaz de realizar operações aritméticas e lógicas, conforme descrito pela tabela da verdade a seguir. As. operações são selecionadas conforme 02 variáveis de seleção S 1 e S 0. As operações são realizadas entre 02 operandos de 01 bit cada. A saídas da unidade é representada por M 0 e C é uma saída Vai Um e Menos Um de acordo com a operação realizada. Pede-se : a) A implementação do circuito. S 1 S 0 Operação 0 0 M = X 0 + Y M = X 0 Y M = X 0 AND Y M = X 0 OR Y 0 O bloco lógico tem como entradas : X 0 Y 0 S 1 S 0 ULA M 0 C Pág. 4

5 A tabela da verdade fica : S 1 S 0 X 0 Y 0 M 0 C X X X X X X X X S 1 S 0 / X 0 Y M 0 = S 1 X 0 Y 0 + S 1 X 0 Y 0 + S 1 X 0 Y 0 + S 1 S 0 Y 0 + S 1 S 0 X 0 S 1 S 0 / X 0 Y X X X X X X X X C = X 0 Y 0 + S 0 Y Dispõe de uma unidade aritmética de 2 bits A e B capaz de realizar a operação de soma entre operandos de entrada, sendo operando A igual a A 0 e o operando B igual a B 0. Deseja-se construir uma unidade lógica e aritmética partindo desta unidade aritmética e construíndo na sua entrada um circuito lógico capaz de manipular esta unidade aritmética para realizar outras operações, conforme mostra o esquema a seguir. O circuito lógico recebe as entradas X 0 e Y 0 dos operandos, a seleção da operação a ser realizada S 1 S 0 e gera duas saídas C 0 e C 1 as quais entram nos operandos de entrada A 0 e B 0 da unidade aritmética. A tabela da verdade da nova ULA é mostrada a seguir. Pede-se : a) A implementação da ULA. b) As expressões das saídas do circuito lógico C 1 e C 0. S 1 S 0 Operação 0 0 F 0 = X 0 + Y F 0 = X 0 OR Y F 0 = X 0 AND Y F 0 = X 0 XOR Y 0 Na operação aritmética a UA realiza : F = A + B e M +1 = Vai Um do transbordamento da soma. X 0 Y 0 S 1 C.L. C 0 A 0 UA F 0 S 0 C 1 B 0 M +1 Devemos montar uma tabela da verdade com 04 variáveis de entrada e duas saídas C 1 e C 0. Pág. 5

6 a) Tabela da verdade. S 1 S 0 X 0 Y 0 C 1 C 0 F 0 M S 1 S 0 / X 0 Y C 1 = S 1 S 0 X 0 S 1 S 0 / X 0 Y C 0 = S 1 Y 0 + S 0 X 0 Y 0 + S 0 X 0 Y 0 + SX 0 Y Para um circuito operando como inversor lógico, calcular os valores : a) Resistor de base e de coletor, sabendo-se que I C = 4,7mA +V CC = 5V e a entrada é submetida a um gerador de ondas quadradas com amplitude máxima de 10V e β SAT = 10. São dados da saturação V BSAT = 0,7V e V CSAT = 0,3V. 1) R C = (V CC V CSAT )/I C = (5 0,3)/4,7mA = 1K. I B = I C / β = 4,7mA/10 = 470µA ou 0,47mA. R B = (V CC V BSAT ) / I B = (5 0,7) / 0,47 = 9,1K. 17. Construir um meio somador para 02 números de 2 bits cada. Sendo X = X 1 X 0 e Y = Y 1 Y 0, o resultado é dado em F 1 F 0 e C +1 é o bit Vai Um. Os números X e Y são codificados como a seguir. 0 = 00, 1 = 01, 2 = 10, 3 = 11. Pede-se : a) A tabela da verdade do meio somador. Pág. 6

7 a) Tabela da verdade do meio somador. X 1 X 0 Y 1 Y 0 F 1 F 0 C Lista de xercícios de Digitais I F 1 = X 1 X 0 Y 1 + X 1 Y 1 Y 0 + X 1 X 0 Y 1 Y 0 + X 1 X 0 Y 1 Y 0 + X 1 X 0 Y 1 Y 0 + X 1 X 0 Y 1 Y F 0 = X 1 X 0 + X 0 Y 0 + X 1 Y 1 Y 0 + X 0 Y 1 Y C +1 = X 1 Y 1 + X 1 Y 1 Y 0 + X 0 Y 1 Y Repetir o problema anterior com a seguinte codificação para X e Y para os números 0 = 11, 1 = 10, 2 = 01, 3 = 00. Pede-se : a) Tabela da verdade. b) Implementação de F 1, F 0 e C +1. X 1 X 0 Y 1 Y 0 X Y F= X + Y F 1 F 0 C F 1 = X 1 X 0 Y 1 Y 0 + X 1 X 0 Y 1 Y 0 + X 1 X 0 Y 1 + X 1 Y 1 Y 0 + X 1 X 0 Y 1 Y F 0 = X 1 Y 1 Y 0 + X 0 Y 1 Y 0 + X 1 X 0 Y 0 + X 0 Y 1 Y 0 Pág. 7

8 C +1 = X 1 Y 1 + X 0 Y 1 Y 0 + X 1 X 0 Y Para o problema anterior construir um decodificador com saída complementar que atenda ao código de entrada B 1 B 0 a seguir : 0 = 11, 1 = 10, 2 = 01 e 3 = 00. Pede-se : a) Tabela da verdade b) Implementação de cada saída do decodificador. a) Tabela da verdade B 1 B 0 O 0 O 1 O 2 O b) As equações de saída são : O 3 = [B 1 B 0 ]. O 2 = [B 1 B 0 ]. O 1 = [B 1 B 0 ]. O 0 = [B 1 B 0 ]. 20. Deseja-se construir a função Ou entre 4 Cis cuja saída operam em 3 estados. Sabendo-se que o 3.o estado de cada CI é ativo com lógica positiva através da entrada de controle de cada CI. e cada CI deve ser habilitado por um circuito de seleção conforme a seguir, sendo S 1 S 0 as variáveis de seleção do circuito de seleção. Pede-se : a) A configuração da ligação entre os 4 Cis e a sua equação de S de saída. A B C D AB (AB) A + B S S 1 S 0 O 0 O 1 O 2 O F G H (A + B) S 1 S 0 O 0 O 1 O 2 O 2 DC. a) S = ABO 0 + (AB) O 1 + (A + B)O 2 + (A + B) O 3. Pág. 8

9 21. Para o circuito a seguir, determinar a função lógica. Lista de xercícios de Digitais I Sendo A e B duas entradas multiemissores, teremos a seguir : (AB) (AB) AB (AB) (AB) (AB) Pág. 9