SÉRIE DE PROBLEMAS: CIRCUITOS COMBINACIONAIS BÁSICOS.

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1 A 1. Determine as margens de ruído dos níveis baixo e alto para a série HC da família CMOS, cujos parâmetros são os seguintes, quando alimentada com uma fonte de tensão de 5 Volt: Tensão mínima na saída da gate em nível alto... V OHmin = 4,9 V Tensão mínima na entrada da gate que se garante ser reconhecida como nível alto... V IHmin = 3,5 V Tensão máxima na entrada da gate que se garante ser reconhecida como nível baixo. V ILmax = 1,5 V Tensão máxima na saída da gate em nível baixo... V OLmax = 0,1 V 2. Tendo em consideração os dados da Tabela 2, preencha a Tabela 1 calculando o fanout máximo para os vários casos de uma saída TTL atacando múltiplas entradas TTL Para cada caso, indique qual o nível de tensão na ligação entre as gates que constitui o factor limitativo do fanout. Tabela 1 Fanout máximo Saídas 74S 74LS 74AS 74ALS 74F Entradas 74S 74LS 74AS 74ALS 74F Tabela 2 Descrição Símbolo Família 74S 74LS 74AS 74ALS 74F Corrente de entrada na gate em nível baixo (ma) I ILmax -2,0-0,4-0,5-0,2-0,6 Corrente de saída da gate em nível baixo (ma) I OLmax Corrente de entrada na gate em nível alto (μa) I IHmax Corrente de saída da gate em nível alto (μa) I OHmax Nota: Adoptou-se a convenção de utilizar o sinal (-) para designar correntes que saem da gate, não se utilizando sinal para as correntes que entram na gate. 3. Admita que à entrada INPUT do circuito cujo diagrama lógico se representa na Fig. 1, se aplica uma transição brusca do nível alto de tensão H para o nível baixo de tensão L no instante t = 0. Desenhe na mesma escala de tempos, as transições que ocorrerão nos pontos X, Y, Z e OUTPUT do circuito. Admita como nulos os tempos de subida e de descida das transições. Admita que os circuitos têm o tempo de atraso de propagação típico das suas famílias. Fig. 1 t PD típico (ns) Normal 10 S 3 LS 9,5 H 6 1

2 4. Analise os circuitos da Fig. 2 e complete o respectivo diagrama temporal, supondo que cada gate tem um tempo de atraso de propagação de 10 ns. Porque motivo se designam estes circuitos como detectores de flanco? Fig. 2 Fig Considere o circuito representado na Fig. 3, onde a gate 1 tem um tempo de atraso de propagação de 5 ns e as gates 2 e 3 um tempo de atraso de propagação de 10 ns. Supondo que na entrada A há uma transição abrupta do nível baixo (L) para o nível alto (H), desenhe um diagrama temporal da evolução dos sinais A, X, Y e F, em consequência dessa transição, indicando no diagrama os respectivos tempos. 6. Considere o circuito representado na Fig. 4 a). Supondo que cada gate tem um tempo de atraso de propagação de 10 ns, complete o diagrama temporal da Fig. 4 b). Fig Considere o circuito representado na Fig. 5. a) Qual a função lógica realizada por este circuito? b) Supondo que as características temporais das gates são as que se indicam na Tabela 3, determine em que situação se verifica o maior atraso de propagação do circuito e calcule o seu valor. Fig. 5 Tabela 3 t pdlh (ns) t pdhl (ns) NAND EXOR EXNOR Atente na Fig. 6. Tendo em consideração a particularidade das saídas dos dispositivos utilizados, diga que relação existe entre A e B (e X), justificando convenientemente a sua afirmação. 2

3 Fig Considere o circuito da Fig. 7, em que a gate 2 é um buffer tri-state. a) Que características deve ter a gate marcada com 1? b) Construa a tabela da função F. Fig Considere o circuito representado na Fig. 8. a) Caracterize cada uma das gates quanto ao tipo de saída. b) Funcionalmente as gates 2 e 3 desempenham a mesma tarefa, pelo que uma delas pode ser retirada. Esta afirmação está correcta? Justifique. c) Encontre uma tabela para a função F. Fig Suponha que dispõe das variáveis A e B afirmadas e complementadas, e das variáveis C e D apenas afirmadas. Mostre como é possível gerar a função Z= ( A+ B)( C+ D)( A+ C)( B+ D), utilizando um único circuito integrado do tipo

4 B 1. Considere o circuito da Fig. 9 representado em lógica mista. Suponha que as variáveis INTERRUPTOR_ON e ACÇÃO1 estão activas e a que a linha DESLIGAR_L está em nível H. a) Em que nível está a linha CONDIÇÃO_H? Justifique. b) A variável RESULTADO está ou não activa? Justifique. Fig Considere o circuito da Fig. 10 representado em lógica mista. Suponha que as variáveis ACÇÃO1 e ACÇÃO3 estão activas e que a linha ACÇÃO2_L está em nível H. a) Em que nível está a linha CONDIÇÃO1_H? Justifique. b) A variável RESULTADO está ou não activa? Justifique. c) Indique um nome razoável para a linha que está referenciada como X. Fig Projecte um circuito com três entradas, ACÇÃO1_L, ACÇÃO2_H e ACÇÃO3_L, e uma saída RESULTADO_L, de modo que a saída RESULTADO esteja activa quando: (1) a ACÇÃO1 estiver activa e uma e só uma das outras duas estiver activa, ou (2) apenas a ACÇÃO3 estiver activa. 4. Pretende-se implementar uma função Z de quatro entradas A, B, C e D, que seja activada quando uma ou outra mas não ambas as condições que se requerem forem satisfeitas: (1) As entradas A e B estão activadas. (2) As entradas C ou D ou ambas estão activadas. Admita que A e B são activas em nível alto (H), e C, D e Z são activas em nível baixo (L). Desenhe o diagrama lógico, utilizando circuitos integrados disponíveis comercialmente. 4

5 5. Implemente um sistema com quatro variáveis de entrada A, B, C e D, e uma variável de saída Z, que deverá ser activada apenas quando duas ou três variáveis de entrada estiverem activas. Admita que as variáveis B, C, e D são activas no nível baixo (LOW), e que as variáveis A e Z são activas no nível alto (HIGH). 6. Usando lógica mista faça o projecto de um circuito para implementar a função lógica F= AC( B D) + A B D, sabendo que as entradas A e B são activas no nível baixo de tensão (LOW), e as entradas C e D, e a saída F são activas no nível alto de tensão (HIGH). 7. Pretende-se implementar um circuito que acenda uma luz sob o comando de terminais LL_H e I_L. A saída que vai permitir acender a luz deverá ser activa em nível baixo (L) e será comandada pelos seguintes sinais: (1) Ligar a luz, LL_H; (2) Inibir, I_L; (3) Emergência, EMERG_L; (4) A ocasião não é adequada, HE_H. A luz dever-se-á acender desde que a ocasião seja adequada, o comando da luz não seja inibido pelo sinal I_L, e seja dada ordem para ligar a luz. Se, contudo, se verificar uma emergência, a luz dever-se-á acender independentemente dos outros comandos. Desenhe um diagrama lógico do circuito, utilizando exclusivamente gates NAND e NOR. 8. A Ana, a Cecília, o Zé e o Rui constituem um grupo de trabalho que deve executar uma determinada tarefa. Para a execução desta tarefa, devem respeitar-se as seguintes condições: Ou a Cecília, ou o Zé, ou ambos devem estar presentes; A Ana e o Rui, ou estão os dois presentes, ou não está nenhum; Se a Cecília e a Ana estiverem presentes, então também deverão estar presentes o Zé ou o Rui. a) Determine uma expressão booleana que especifique as combinações de pessoas que deverão estar presentes para a execução da tarefa, e desenhe o respectivo diagrama lógico. b) Redesenhe o diagrama da alínea anterior, supondo que o nível activo das variáveis associadas a cada uma das pessoas e à função, é o nível baixo (LOW), e que só se podem utilizar portas lógicas NAND e NOR de duas entradas. 9. Usando o formalismo da lógica mista projecte o circuito combinatório de controlo de um elevador entre dois pisos. O circuito terá as seguintes entradas: INFERIOR_L Elevador no piso inferior SUPERIOR_L Elevador no piso superior SUBIR_H Elevador a subir DESCER_H Elevador a descer ORD_SUB_L Ordem de subida ORD_DESC_L Ordem de descida P_ABERTA_H Porta aberta e as seguintes saídas: ASCEND_H Marcha ascendente DESCEND_H Marcha descendente P_SUP_BLOQ_L Porta superior bloqueada P_INF_BLOQ_L Porta inferior bloqueada 5

6 C 1. Construa um descodificador de 5 para 32 linhas, utilizando quatro descodificadores de 3 para 8 linhas com entrada de habilitação (EN) e um descodificador de 2 para 4 linhas. 2. Desenhe o diagrama lógico de um descodificador de 2 para 4 linhas utilizando exclusivamente gates NOR e inversores. Inclua uma entrada de habilitação (EN). 3. Um circuito combinacional está especificado pelas seguintes três funções booleanas: F1 ABC,, = m157,, F2 ABC,, = m236,, F3 ABC,, = m047,, Implemente o circuito utilizando um circuito 74LS138 e gates adicionais. ( ) ( ) ( ) ( ) ( ) ( ) 4. Encontre expressões booleanas para as saídas F(W,X,Y,Z) e G(W,X,Y,Z) do circuito representado na Fig. 11. Fig. 11 Fig As entradas A 3 A 2 A 1 A 0 e as saídas B 3 B 2 B 1 B 0 do circuito da Fig. 12, representam dígitos no código BCD Partindo deste pressuposto, analise a Fig. 12, indicando qual a função realizada pelo circuito. 6. Desenhe o diagrama lógico de um codificador decimal/bcd Desenhe o diagrama lógico de um codificador decimal/bcd X Altere os circuitos que encontrou para os dois problemas anteriores, considerando que se pretendem codificadores com prioridade, devendo a entrada 0 ser a mais prioritária, e a entrada 9 a menos prioritária. 9. Construa um multiplexer de 16 para 1 linhas com dois multiplexers de 8 para 1 linhas e um multiplexer de 2 para 1 linhas. 10. Construa um multiplexer quádruplo de 9 para 1 linhas com quatro multiplexers simples de 8 para 1 linhas e um multiplexer quádruplo de 2 para 1 linhas. Os multiplexers devem estar interligados e as entradas etiquetadas de tal forma que os códigos de selecção de 0000 a 1000 possam ser aplicados directamente às entradas de selecção do multiplexer sem ser necessária lógica adicional. 6

7 11. Implemente a seguinte função booleana utilizando um multiplexer de 8 para 1 linhas: (,,, ) = m( 2, 3, 5, 6, 8, 9, 12, 14 ) FABCD 12. Repita o problema anterior utilizando um multiplexer de 4 para 1 linhas. 13. Utilizando um circuito do tipo 74LS151 e lógica adicional, projecte um circuito com duas entradas de dados, A e B, e três entradas de controlo, C0, C1 e C2, que implemente a função F, indicada na Tabela 4. Tabela 4 C 2 C 1 C 0 F OBS Sempre A + B OR A B NAND A B EXOR A B EXNOR A B AND A B NOR Sempre Supondo que se dispõem exclusivamente de multiplexers de 8 para 1 linhas, implemente a seguinte função, sem utilizar lógica adicional. (,,,,, ) = m( 3, 7, 12, 14, 1519,, 23, 27, 28, 29, 31, 35, 39, 44, 45, 46, 48, 49, 50, 52, 53, 55, 56, 57, 59 ) FABCDEF 15. Redesenhe o circuito da Fig. 13, utilizando exclusivamente multiplexers 4:1. Fig. 13 7

8 16. Na Fig. 14 encontra-se representado o diagrama lógico de um circuito do tipo Explique como se pode utilizar este circuito como um demultiplexer de 2 para 4 linhas. Fig Compare o circuito do problema anterior com um circuito do tipo 74139, em termos da sua utilização como demultiplexers. 8