Nome...Nota... T /R,COUNT

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1 FEI NE 7720/772 - Prova P2 Sistemas Digitais II - 28/11/07 Turma A Tempo 80min - Sem consulta Permitido o uso de calculadora científica Interpretação faz parte da prova. Nome...Nota... N.o N.o da Lista 1.a Questão : (Valor 2,0) Deseja-se construir um sistema digital automático para o reavivamento ou refrescamento dos dados na memóra dinâmica. O ciclo de refrescamento é descrito pela seqüência a seguir onde as células devem ser refrescadas em 1ms. Um sinal de tempo T = 1 é gerado por um Timer e inicia o ciclo. O ciclo inicia com o sistema digital gerando uma saída reset R a fim de zerar um contador externo das células a serem refrescadas. Este contador recebe pulsos de um oscilador e quando termina a contagem é gerada uma saída Z = 1 para avisar o sistema digital. Para habilitar a contagem uma entrada no contador COUNT = 1 permite a contagem e COUNT = 0 o bloqueio da contagem. a) Descrever por um diagrama de estado o melhor modelo de descrição de sistema seqüencial que se aplica ao sistema digital. b) Equação de estados. c) Sabendo-se que a memória dinâmica tem capacidade de 1M x 8 bits e organizada pelo arranjo de 1024 x 1024, qual a freqûência aplicada no contador. Solução : a) Modelo de Mealy, pois o sistema deverá gerar um sinal de reset R imediatamente com T = 1 e o sinal de R cai com a mudança de estado não mantendo o reset ativado. O diagrama de estados a seguir mostra a modelagem do sistema. b) Equações de estados. S 0 T /R,COUNT S 0 = S 1.Z + S 0 T S 1 = S 0. T + S 1. Z Z/R,COUNT T/R,COUNT R = S 0.T Count = S 0.T + S 1. Z S 1 Z /R,COUNT c) Para o arranjo de 1024 x 1024, a memória refresca somente as linhas, daí em 1ms o ciclo completo de refrescamento, dará uma freqüência de 1ms/1024 = 1024KHz.

2 2.a Questão : (Valor 3,0) Para o ADC de rampa digital descrito pelo circuito interno a seguir, pede-se : a) A resolução do ADC. b) A tensão de fundo de escala. c) Para a tensão de entrada igual a 1,625V, o tempo de conversão. f clk = 1MHz NL1 = - 10mV NL0 = 0 A DAC SOMADOR V T = 0,1mV 5,1V a) A resolução será somente as entradas do DAC SOMADOR V OUT = - [ V D + ½ V C + ¼ V B + 1/8 V A ]. O passo é V D = V C = V B = 0 e V A = 1. K = - [-10mV/8] = - 1,25mV. b) F.S = F.S do DAC + F.S DAC SOMADOR = mV + 15.(-1,25mV) = ,75V. c) E.D = ( V A + V T ) / K = 1625,1/1,25 = 1300,08 = T c = T CLK. E.D = 1us = 1.301us. O número de bits do DAC final é de 12 bits : 0 a 4095.

3 3.a Questão : (Valor 3,0) Deseja-se construir um banco de memória cuja faixa é dada pelas equações booleanas das linhas de endereçamento, descritas abaixo. Pede-se : a) O mapa da memória indicando a capacidade de cada chip de memória e sua disposição no banco de memória, indicando em hexadecimal endereço inicial e final de cada memória. b) Implementação com ROM decodificadora, mostrando o mapa da ROM e sua capacidade. c) Esquema da configuração do banco de memória, sabendo-se que a largura dos chips são de 08 bits. CS 0 = ( A 15. A 14. A 13.A 10 ) ; CS 1 = ( A 15. A 14. A 13. A 12. A 11. A 10 ) ; CS 2 = ( A 15. A 14. A 13. A 12. A 11 ) ; CS 3 = ( A 15. A 14. A 13. A 12. A 11 ) ; CS 4 = ( A 15. A 14. A 13. A 12. A 10 ) ; CS 5 = ( A 15. A 14. A 13. A 12. A 11. A 10 ) ; b) Mapa da ROM decodificadora. Faixa de Endereços Capacidade CS 5 = 3C00 3FFF 1K CS 4 = BFF 2K* CS 3 = FFF 2K CS 2 = FF 2K CS 1 = 1C00 1FFF 1K CS 0 = BFF 4K* A 15 A 14 CS ROM CS 0 CS 1 CS 2 CS 3 CS 4 CS 5 A 13 A 12 A 11 A 10 CS 0 CS 1 CS 2 CS 3 CS 4 CS Capacidade = 15 x 6, como 4 linhas não são utilizadas, daí C = 11 x 6. * Obs.: Locações : FF, 0C00 0FFF, 1C00 1FFF = 3K e FF não estão acessíveis pela tabela da verdade, pois não são ativas na faixa de endereços, embora estejam dentro da faixa inicial e final. A 0 A 9 A 10 A 11 A 12 A 10 A 10 A 10 A 11 A 10 CS 0 CS 1 CS 2 CS 3 CS 4 CS 5 D 0 D 7

4 4.a Questão : (Valor 2,0) Construir utilizando-se uma memória ROM, um gerador de forma de ondas quadradas digitais que utiliza cada saída da ROM para gerar as seguintes freqüências de saída. O sistema é descrito a seguir sendo f a freqüência de entrada e as saídas da ROM : B 3 = f, B 2 = f/2, B 1 = f/6 e B 0 = f/12. Pede-se : a) Determinar a capacidade mínima da ROM. b) O mapa de endereços e conteúdos em hexadecimal da ROM. B 3 a) Capacidade = 12 x 4 bits. f Contador ROM B 2 B 1 B 0 b) O mapa de endereços. A 3 A 2 A 1 A 0 B 3 B 2 B 1 B 0 END CONT E A D B A B F

5 FEI NE 7720/772 - Prova P2 Sistemas Digitais II - 28/11/07 Turma B Tempo 80min - Sem consulta Permitido o uso de calculadora científica Interpretação faz parte da prova. Nome...Nota... N.o N.o da Lista 1.a Questão : (Valor 2,0) Deseja-se construir um sistema digital automático para o reavivamento ou refrescamento dos dados na memóra dinâmica. O ciclo de refrescamento é descrito pela seqüência a seguir onde as células devem ser refrescadas em 1ms. Um sinal de tempo T = 1 é gerado por um Timer e inicia o ciclo. O ciclo inicia com o sistema digital gerando uma saída reset R a fim de zerar um contador externo das células a serem refrescadas. Este contador recebe pulsos de um oscilador e quando termina a contagem é gerada uma saída Z = 1 para avisar o sistema digital. Para habilitar a contagem uma entrada no contador COUNT = 1 permite a contagem e COUNT = 0 o bloqueio da contagem. a) Descrever por um diagrama de estado o melhor modelo de descrição de sistema seqüencial que se aplica ao sistema digital. b) Equação de estados. c) Sabendo-se que a memória dinâmica tem capacidade de 1M x 8 bits e organizada pelo arranjo de 1024 x 1024, qual a freqûência aplicada no contador. a) Modelo de Mealy, pois o sistema deverá gerar um sinal de reset R imediatamente com T = 1 e o sinal de R cai com a mudança de estado não mantendo o reset ativo. O diagrama de estados a seguir mostra a modelagem do sistema. b) Equações de estados. S 0 T /R,COUNT S 0 = S 1.Z + S 0 T Z/R,COUNT T/R,COUNT S 1 = S 0. T + S 1. Z R = S 0.T S 1 Z /R,COUNT Count = S 0.T + S 1. Z c) Para o arranjo de 1024 x 1024, a memória refresca somente as linhas, daí em 1ms o ciclo completo de refrescamento, dará uma freqüência de 1ms/1024 = 1024KHz.

6 2.a Questão : (Valor 3,0) Para o ADC de rampa digital descrito pelo circuito interno a seguir, pede-se : a) A resolução do ADC. b) A tensão de fundo de escala. c) Para a tensão de entrada igual a 3,25V, o tempo de conversão. f clk = 1MHz NL1 = - 10mV NL0 = 0 A DAC SOMADOR V T = 0,1mV 5,1V a) A resolução será somente as entradas do DAC SOMADOR V OUT = - [ V D + ½ V C + ¼ V B + 1/8 V A ]. O passo é V D = V C = V B = 0 e V A = 1. K = - [-10mV/8] = - 1,25mV. b) F.S = F.S do DAC + F.S DAC SOMADOR = mV + 15.(-1,25mV) = ,75V. c) E.D = ( V A + V T ) / K = 3250,1/1,25 = 2600,08 = T c = T CLK. E.D = 1us = 2.601us. O número de bits do DAC final é de 12 bits : 0 a 4095.

7 3.a Questão : (Valor 3,0) Deseja-se construir um banco de memória cuja faixa é dada pelas equações booleanas das linhas de endereçamento, descritas abaixo. Pede-se : a) O mapa da memória indicando a capacidade de cada chip de memória e sua disposição no banco de memória, indicando em hexadecimal endereço inicial e final de cada memória. b) Implementação com ROM decodificadora, mostrando o mapa da ROM e sua capacidade. c) Esquema da configuração do banco de memória, sabendo-se que a largura dos chips são de 08 bits. CS 0 = ( A 15. A 14. A 13.A 10 ) ; CS 1 = ( A 15. A 14. A 13. A 12. A 11. A 10 ) ; CS 2 = ( A 15. A 14. A 13. A 12. A 11 ) ; CS 3 = ( A 15. A 14. A 13. A 12. A 11 ) ; CS 4 = ( A 15. A 14. A 13. A 12. A 10 ) ; CS 5 = ( A 15. A 14. A 13. A 12. A 11. A 10 ) ; Faixa de Endereços Capacidade Mem. CS 5 = 3C00 3FFF 1K CS 4 = BFF 2K* CS 3 = FFF 2K CS 2 = FF 2K CS 1 = 1C00 1FFF 1K CS 0 = BFF 4K* A 15 A 14 CS ROM CS 0 CS 1 CS 2 CS 3 CS 4 CS 5 A 13 A 12 A 11 A 10 CS 0 CS 1 CS 2 CS 3 CS 4 CS Capacidade = 15 x 6, como 4 linhas não são utilizadas, daí C = 11 x 6. * Obs.: Locações : FF, 0C00 0FFF, 1C00 1FFF = 3K e FF não estão acessíveis pela tabela da verdade, pois estão fora da faixa de endereços, embora estejam dentro da faixa inicial e final. A 0 A 9 A 10 A 11 A 12 A 10 A 10 A 10 A 11 A 10 CS 0 CS 1 CS 2 CS 3 CS 4 CS 5 D 0 D 7

8 4.a Questão : (Valor 2,0) Construir utilizando-se uma memória ROM, um gerador de forma de ondas quadradas digitais que utiliza cada saída da ROM para gerar as seguintes freqüências de saída. O sistema é descrito a seguir sendo f a freqüência de entrada e as saídas da ROM : B 0 = f, B 1 = f/2, B 2 = f/6 e B 3 = f/12. Pede-se : a) Determinar a capacidade mínima da ROM. b) O mapa de endereços e conteúdos em hexadecimal da ROM. B 3 f Contador ROM B 2 B 1 B 0 b) O mapa de endereços. A 3 A 2 A 1 A 0 B 3 B 2 B 1 B 0 END CONT A B D A E B F