CONVERSOR DE ÚNICO ESTÁGIO BASEADO NA INTEGRAÇÃO CHARGE-PUMP VALLEY-FILL PARA ACIONAMENTO DE LEDS DE POTÊNCIA

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1 UNIVERSIDADE TECNOLÓGICA FEDERAL DO PARANÁ PROGRAMA DE PÓSGRADUAÇÃO EM ENGENHARIA ELÉTRICA MESTRADO EM ENGENHARIA ELÉTRICA LEANDRO CHELSKI DA MOTTA CONVERSOR DE ÚNICO ESTÁGIO BASEADO NA INTEGRAÇÃO CHARGEPUMP VALLEYFILL PARA ACIONAMENTO DE LEDS DE POTÊNCIA DISSERTAÇÃO PONTA GROSSA 017

2 LEANDRO CHELSKI DA MOTTA CONVERSOR DE ÚNICO ESTÁGIO BASEADO NA INTEGRAÇÃO CHARGEPUMP VALLEYFILL PARA ACIONAMENTO DE LEDS DE POTÊNCIA Dissertaçã apresentad cm requisit parcial à btençã d títul de Mestre em Engenharia Elétrica, d Departament de Eletrônica, da Universidade Tecnlógica Federal d Paraná. Orientadr: Prf. Dr. Claudinr Bitencurt Nasciment PONTA GROSSA 017

3 Ficha catalgráfica elabrada pel Departament de Bibliteca da Universidade Tecnlógica Federal d Paraná, Câmpus Pnta Grssa n.79/17 M91 Mtta, Leandr Chelski da Cnversr de únic estági basead na integraçã ChargePump ValleyFill para acinament de LEDs de ptência. / Leandr Chelski da Mtta f.; il. 30 cm Orientadr: Prf. Dr. Claudinr Bitencurt Nasciment Dissertaçã (Mestrad em Engenharia Elétrica) Prgrama de PósGraduaçã em Engenharia Elétrica. Universidade Tecnlógica Federal d Paraná. Pnta Grssa, Iluminaçã.. Dids emissres de luz. 3. Fatr de ptência I. Nasciment, Claudinr Bitencurt. II. Universidade Tecnlógica Federal d Paraná. III. Títul. Elsn Herald Ribeir Junir. CRB9/ /1/017. CDD 61.3

4 Universidade Tecnlógica Federal d Paraná Campus de Pnta Grssa Diretria de Pesquisa e PósGraduaçã PROGRAMA DE PÓSGRADUAÇÃO EM ENGENHARIA ELÉTRICA PR UNIVERSIDADE TECNOLÓGICA FEDERAL DO PARANÁ FOLHA DE APROVAÇÃO Títul de Dissertaçã Nº «Númer_da_Dissertaçã» 30/017 CONVERSOR DE ÚNICO ESTÁGIO BASEADO NA INTEGRAÇÃO CHARGEPUMP VALLEYFILL PARA ACIONAMENTO DE LEDS DE POTÊNCIA pr Leandr Chelski da Mtta Esta dissertaçã fi apresentada às 9 hras d dia 8 de junh de 017 cm requisit parcial para a btençã d títul de MESTRE EM ENGENHARIA ELÉTRICA, cm área de cncentraçã em Cntrle e Prcessament de Energia, Prgrama de PósGraduaçã em Engenharia Elétrica. O candidat fi argüid pela Banca Examinadra cmpsta pels prfessres abaix assinads. Após deliberaçã, a Banca Examinadra cnsideru trabalh aprvad. Prf. Dr. Arnald Jsé Perin (UFSC) Prf. Dr. Eli Agstini Junir (UTFPR) Prf. Dr. Claudinr Bitencurt Nasciment (UTFPR) Orientadr Prf. Dr. Angel Marcel Tusset (UTFPR) Crdenadr d PPGEE A FOLHA DE APROVAÇÃO ASSINADA ENCONTRASE NO DEPARTAMENTO DE REGISTROS ACADÊMICOS DA UTFPR CÂMPUS PONTA GROSSA

5 À família, as amigs, clegas e prfessres, pels incentivs e pels apis cnstantes.

6 AGRADECIMENTOS Nesses ans de mestrad, de muit estud, esfrç e dedicaçã, quer agradecer a algumas pessas que me acmpanharam e sem dúvidas fram essenciais na realizaçã de mais este snh. Certamente estes parágrafs nã irã atender a tdas as pessas que fizeram parte dessa imprtante fase de minha vida. Prtant, desde já peç desculpas àquelas que nã estã presentes entre essas palavras, mas elas pdem estar certas que fazem parte d meu pensament e de minha gratidã. Primeiramente agradeç a minha amada família, as meus pais, Luis e Nahir, e as meus irmãs Amanda e Muril. Obrigad pr desejarem sempre melhr e me dand frças para que eu pudesse superar s bstáculs para chegar até aqui. Agradeç a meu rientadr Prf. Dr. Claudinr Bitencurt Nasciment, que fez seu trabalh de rientaçã cm extrema cmpetência, pels cnheciments transmitids tant na área acadêmica quant pr seu exempl de ética e cmprmetiment. Obrigad pr sua dedicaçã e, principalmente, pr acreditar em mim. As meus clegas e amigs d PPGEE, especialmente aqueles d Prcessament de Energia, Eduard H, Pedr G, Remei H, William K, Gabriel B, Marln L, pela amizade, pels bns mments que experimentams e pr tda ajuda e api durante esta etapa. A Secretaria d Curs, pela cperaçã. Enfim, a tds s que pr algum mtiv cntribuíram para a realizaçã desta pesquisa.

7 Que eu nã perca a vntade de ajudar as pessas, mesm sabend que muitas delas sã incapazes de ver, recnhecer e retribuir esta ajuda. Crê em ti mesm, age e verás s resultads. Quand te esfrças, a vida também se esfrça para te ajudar. (CHICO XAVIER).

8 RESUMO MOTTA, Leandr Chelski. Cnversr de únic estági basead na integraçã CHARGEPUMPVALLEYFILL para acinament de LED s de ptência f. Dissertaçã (Mestrad em Engenharia Elétrica) Universidade Tecnlógica Federal d Paraná. Pnta Grssa, 017. Este trabalh prpõe um sistema eletrônic de únic estági para acinar LEDs de ptência empregand s cnceits ChargePump e ValleyFill. Ambs cnceits estã relacinads a cnfigurações tplógicas baseadas na integraçã de um retificadr bst de entrada cm um inversr meia nda de saída, caracterizand sistema de únic estági. A cnfiguraçã ChargePump é utilizada para diminuir a ndulaçã de crrente ds LEDs. A cnfiguraçã ValleyFill é empregada para grampear a tensã de barrament CC em níveis inferires a valr de pic da tensã da fnte de entrada durante um lng interval de temp n períd da rede de alimentaçã, mantend sistema cm elevad fatr de ptência. Desta frma é pssível utilizar capacitres de barrament cm valres reduzids. O princípi de funcinament d cnversr prpst, que em regime permanente inclui três mds de peraçã, será apresentad e analisad. Uma metdlgia de prjet, bem cm resultads de simulaçã também serã apresentads para que se pssa verificar as características peracinais d sistema. Neste trabalh será utilizad cmand simétric em uma frequência de cmutaçã de 67 khz e 90 khz. A tensã de alimentaçã é de 0 V e a carga é cmpsta pr 18 LEDs cnectads em série cm ptência ttal de 47 W. Palavraschave: Sistemas de Iluminaçã para LEDs. Crreçã d Fatr de Ptência. Únic estági. ChargePump. ValleyFill.

9 ABSTRACT MOTTA, Leandr Chelski. Singlestage cnverter based n ChargePump Valley Fill integratin t drive pwer LEDs p. Dissertatin (Master Degree in Electrical Engineering) Federal University f Technlgy Paraná. Pnta Grssa, 017. This wrk prpses a single stage electrnic system t drive pwer LEDs emplying ChargePump and ValleyFill cncepts. Bth cncepts are related t tplgical cnfiguratins based n the integratin f an input bst rectifier with an utput halfbridge inverter, characterizing the single stage system. The ChargePump cnfiguratin is used t decrease LEDs' current ripple. The ValleyFill cnfiguratin is used t restrict the DC bus vltage at levels lwer than the input surce vltage peak value ver a lng perid f time in the surce perid, keeping a high pwerfactr system. Thus, it is pssible t use bus capacitrs with reduced values. The prpsed cnverter peratin principle, which in steadystate includes three peratin mdes, that will be presented and analyzed. A design methdlgy as well as simulatin results will als be presented s that the system peratinal characteristics can be verified. In this paperwrk, the symmetric cmmand will be used at a switching frequency f 67 KHz. The supply vltage is 0 V and the lad is cmpsed f 18 LEDs series cnnected with ttal pwer f 47 W. Keywrds: LEDs lighting Systems. Pwer Factr Crrectin. Single Stage. Charge Pump Cncept. ValleyFill.

10 LISTA DE FIGURAS Figura 1 (a) Circuit equivalente de um reguladr linear; (b) Circuit equivalente de um reguladr chavead Figura Reatres cm cnceits ChargePump característics: (a) vltage surce ; (b) current surce ; (c) cntinuus current surce Figura 3 Reatr cm cnceit ChargePump prpsts pr Nasciment: (a) reatr cm características de fnte de tensã; (b) reatr cm características de fnte de crrente; (c) reatr cm características de fnte de crrente cntínua.... Figura 4 Arranj Valley Fill característic Figura 5 Diagrama de circuit d reatr Valley Fill mdificad de alt fatr de ptência Figura 6 Tplgia d cnversr Figura 7 Tplgia alternativa d cnversr cm crrente d indutr L simétrica Figura 8 Mdel elétric linear equivalente para um LED de ptência Figura 9 Frmas de nda teóricas das principais tensões d sistema Figura 10 Primeira etapa de peraçã d cnversr n Md Figura 11 Segunda etapa de peraçã d cnversr n md Figura 1 Etapa de peraçã descnsiderada d cnversr n Md Figura 13 Terceira etapa de peraçã d cnversr n Md Figura 14 Quarta etapa de peraçã d cnversr n Md Figura 15 Quinta etapa de peraçã d cnversr n Md Figura 16 Sexta etapa de peraçã d cnversr n Md Figura 17 Frmas de nda teóricas d cnversr em regime permanente, Md Figura 18 Plan de fase cmplet d Md Figura 19 Primeira etapa de peraçã d cnversr n Md A Figura 0 Segunda etapa de peraçã d cnversr n Md A Figura 1 Etapa de peraçã descnsiderada d cnversr n Md A Figura Terceira etapa de peraçã d cnversr n Md A Figura 3 Quarta etapa de peraçã d cnversr n md A Figura 4 Quinta etapa de peraçã d cnversr n Md A Figura 5 Sexta etapa de peraçã d cnversr n Md A Figura 6 Sétima etapa de peraçã d cnversr n Md A Figura 7 Frmas de nda teóricas d cnversr em regime permanente, Md A Figura 8 Plan de fase cmplet d Md A Figura 9 Primeira etapa de peraçã d cnversr n Md B Figura 30 Segunda etapa de peraçã d cnversr n Md B Figura 31 Terceira etapa de peraçã d cnversr n Md B Figura 3 Quarta etapa de peraçã d cnversr n Md B

11 Figura 33 Quinta etapa de peraçã d cnversr n Md B Figura 34 Frmas de nda teóricas d cnversr em regime permanente, Md B Figura 35 Plan de fase cmplet d Md B Figura 36 Cnfiguraçã de saída entre retificadr e indutr L Figura 37 Circuit elétric virtualmente simulad Figura 38 Tensã e crrente da fnte de entrada vin Figura 39 Tensã e crrente ds LEDs Figura 40 Crrente n indutr L na frequência: (a) da rede; (b) de cmutaçã para Md 1; (c) de cmutaçã para Md A; (d) de cmutaçã para Md B Figura 41 Tensã sbre: (a) s capacitres CDC, Cin e V na frequência da rede; (b) capacitr Cin na frequência de cmutaçã para Md B Figura 4 Tensã sbre s capacitres Cb e CDC Figura 43 Tensã e crrente em um ds interruptres S Figura 44 Prtótip implementad d cnversr Figura 45 Tensã e crrente da fnte de entrada, vin e iin,e de saída, V e I Figura 46 Espectr harmônic da crrente de entrada Figura 47 Curva da DHTi e d FP em funçã da variaçã da tensã de entrada.. 78 Figura 48 Espectr harmônic da crrente de entrada Figura 49 Tensã sbre s capacitres Cin, CDC e Cb, e tensã de saída V Figura 50 Tensã sbre capacitr Cin na frequência da rede e na frequência de cmutaçã para s três mds Figura 51 Crrente n indutr L na frequência da rede Figura 5 Crrente n indutr L na frequência: (a) de cmutaçã para Md 1; (b) de cmutaçã para Md A; (c) de cmutaçã para Md B Figura 53 Gráfic de rendiment d cnversr em funçã da variaçã da ptência de saída Figura 54 Gráfic da variaçã da frequência de cmutaçã em funçã da variaçã da ptência de saída Figura 55 Gráfic da variaçã tensã d capacitr CDC em funçã da variaçã da frequência de cmutaçã fs Figura 56 Cmutaçã de um ds interruptres S Figura 57 Tensã e crrente da fnte de entrada, vin e iin,e de saída, V e I Figura 58 Espectr harmônic da crrente de entrada para frequência de 90 khz Figura 59 Tensã sbre s capacitres Cin, CDC e Cb, e tensã de saída V Figura 60 Tensã sbre capacitr Cin e crrente n indutr L na frequência da rede cm cnversr perand em 90 khz Figura 61 Cmutaçã em um ds interruptres S na frequência de 90 khz

12 SIMBOLOGIA Símbl Significad Unidade Cb, Cdc, Cd1, Cd, Cdc1 e Cdc Capacitâncias de barrament Cf, Cf1 e Cf Capacitâncias ds filtrs de entrada F Cin, Cin1 e Cin Capacitâncias ChargePump F C Capacitância de filtr de saída F Cr, Cr1 e Cr Capacitâncias de partida das lâmpadas flurescentes Cvf1 e Cvf Capacitâncias ValleyFill F D1, D, D3 e D4 Dids da pnte retificadra de entrada D5, D6, D7 e D8 Dids da pnte retificadra de saída Ddc, Ddc1, Ddc, DL, DL1 e DL Dids d estági d barrament de saída DS1 e DS Dids intrínsecs ds interruptres eletrônics Dvf1, Dvf e Dvf3 Dids ValleyFill f0 Frequência de ressnância entre L e Cin em regime permanente fs Frequência de cmutaçã d cnversr Hz il(t) Crrente instantânea de L A icin(t) Crrente instantânea de Cin A I, ILED Crrente de saída/leds A I1,m1, I,m1, I3,m1 e I4,m1 I1,ma, I,ma, I3,ma, I4,ma e I5,ma Valres das crrentes de L n Md 1 Valres das crrentes de L n Md A I,mb, I3,mb Valres das crrentes de L n Md B A Lf Indutância d filtr de entrada H Lin, Lin1 e Lin Indutâncias Bst H L, Lr, Lr1 e Lr Indutâncias d circuit ressnante H P Ptência de saída W η Rendiment % RLEDs Resistencia equivalente ds LEDs Ω S1 e S Interruptres eletrônics Ts Períd de cmutaçã s F F Hz A A

13 t Instante de temp s VCb, Vb Tensã n capacitr de barrament Cb V vcf Tensã ns capacitres Cf1 e Cf em regime permanente vcin(t) Tensã n capacitr Cin V VDc e VCdc Tensã n capacitr CDC V Vin Tensã da fnte de alimentaçã da rede V vl(t) Tensã n indutr L V VLed e V Tensã de saída/leds V Vp Tensã de pic da fnte de alimentaçã da rede V VtLED Tensã equivalente de LEDs V z Impedância d circuit ressnante Ω z1,m1(t), z4,m1(t), z6,m1(t) z1,ma(t), z5,ma(t), z6,ma(t) z1,mb(t), z4,mb(t), z5,mb(t) ΔI Impedância d circuit ressnante nas etapas 1, 4 e 6 d Md 1 Impedância d circuit ressnante nas etapas 1, 5 e 6 d Md A Impedância d circuit ressnante nas etapas 1, 4 e 5 d Md B Ondulaçã de crrente de saída/crrente ds LEDs ΔVCb e ΔVCDC Ondulaçã da tensã de barrament V ΔV Ondulaçã da tensã de C/LEDs V ω Frequência angular de ressnância entre L e Cin V Ω Ω Ω A Rad/s ωs Frequência angular de cmutaçã Rad/s ωt Frequência angular da rede de alimentaçã Rad/s µ Relaçã entre fs e f Hz

14 SÍMBOLOS DE GRANDEZAS E UNIDADES FÍSICAS Símbl A C F H Hz kwh/an Rad/s s V m μ n W Ω Significad Ampère Culmb Faraday Henry Hertz Quilwatt hra pr an Radians pr segund Segunds Vlt Mili Micr Nan Watt Ohm

15 LISTA DE ABREVIATURAS Símbl LED CC CA PFC PF EUA PWM DTH DTHi Significad "Light Emitting Dide" Crrente Cntínua Crrente Alternada Pwer Factr Crrectin Pwer Factr" Estads Unids da América "Pulse Width Mdulatin" Distrçã Harmônica Ttal Distrçã Harmônica Ttal de Crrente

16 SUMÁRIO 1 INTRODUÇÃO...15 TOPOLOGIAS DE ÚNICO ESTÁGIO BASEADAS NOS CONCEITOS CHARGE PUMP E VALLEYFILL PARA SISTEMAS DE ILUMINAÇÃO COM LEDS CONVERSOR PROPOSTO MODELO ESTÁTICO DO CONVESOR PROPOSTO ETAPAS DE OPERAÇÃO MODO Mdel matemátic d cnversr em regime permanente na frequência de cmutaçã para Md ETAPAS DE OPERAÇÃO MODO A Mdel matemátic d cnversr em regime permanente na frequência de cmutaçã para Md A ETAPAS DE OPERAÇÃO MODO B Mdel matemátic d cnversr em regime permanente na frequência de cmutaçã para Md B CARACTERÍSTICAS OPERACIONAIS DE SAÍDA DO CONVERSOR PROPOSTO Indutância L Capacitr Cb Capacitr CDC Capacitr C Cálcul d valr eficaz da crrente n Indutr L Cálcul d valr médi da crrente ns Interruptres S1 e S Cálcul d valr eficaz da crrente ns Interruptres S1 e S RESULTADOS DE SIMULAÇÃO NUMÉRICA RESULTADOS EXPERIMENTAIS RESULTADOS EXPERIMENTAIS COM 67 KHZ RESULTADOS EXPERIMENTAIS COM 90 KHZ CONSIDERAÇÕES FINAIS...90 REFERÊNCIAS...94 APÊNDICE A Equacinament Md

17 15 1 INTRODUÇÃO A eletricidade é um ds fenômens físics encntrads na natureza que ainda determina ba parte ds principais caminhs de evluçã seguids pel hmem da era mderna. Em virtude das inúmeras facilidades atribuídas à utilizaçã da energia elétrica, dificilmente pdese imaginar mund sem us da eletricidade. Pr utr lad, à medida que a prduçã de energia elétrica aumenta, sem seu cntrle visand a reduçã de desperdíci, bem cm um cnsum timizad e eficiente, futur da humanidade pde ser clcad em risc, devid as inúmers impacts causads cntra mei ambiente, pis sua geraçã depende principalmente de recurss naturais. Os sistemas que apresentem estruturas, equipaments e dispsitivs cm tecnlgias mais eficientes e timizadas, e que pssam clabrar cm a reduçã e cm desperdíci d cnsum de energia elétrica, vem send cnstantemente pesquisads, estudads e desenvlvids pr pesquisadres de td mund. Esta é uma necessidade que vem a encntr das discussões que evlvem cnservaçã de energia elétrica e mei ambiente. Dentre as frmas de cnsum de energia elétrica, uma das mais relevantes é a cm a iluminaçã artificial que atinge em média cerca de 19% d cnsum glbal. N Brasil, estimase que cnsum cm iluminaçã crrespnde a cerca de 17% da demanda nacinal. Deste ttal, em trn de 3% estã relacinads cm a iluminaçã pública, equivalente à uma demanda de, GW e a um cnsum de 9,7 bilhões de kwh/an (SCHULZ, 016). N entant, quase que na sua ttalidade, a iluminaçã pública ainda é btida através de dispsitivs cnsiderads tecnlgicamente ultrapassads ns dias atuais. Embra a utilizaçã de lâmpadas de descarga tais cm flurescentes, vapr de sódi e mistas de alta intensidade cntinua predminante na mairia das aplicações dentr da indústria, cmérci, setres públics e nas residências, a utilizaçã de lâmpadas de estad sólid vem crescend de frma significativa. As lâmpadas LEDs deixaram de ser uma alternativa para se trnarem uma necessidade, em razã das inúmeras características peracinais tais cm elevada vida útil, baixa prduçã de calr, emissã de rais ultravileta e infravermelh nula, dimerizaçã facilitada, elevada eficiência luminsa, rbustez e ausência de mercúri.

18 16 Originalmente, s LEDs eram utilizads apenas cm indicadres luminss em equipaments eletrônics, funcinand cm baixa intensidade luminsa. Entretant, há puc mais de duas décadas, devid a grande avanç tecnlógic, s LEDs cmeçaram a prduzir alta intensidade luminsa e alt brilh, criand uma nva perspectiva em relaçã à iluminaçã artificial (DUPUIS; KRAMES, 008). De acrd cm departament de energia ds EUA, a prjeçã de ecnmia de energia para an de 035, através da utilizaçã de lâmpadas LEDs, é de aprximadamente 46% (DOE, 016). Estimase que cnsum seja reduzid ds atuais 19% para apenas 7% d cnsum glbal. Assim cm a grande mairia das lâmpadas clássicas, tais cm flurescentes, vapr de sódi, vapr de mercúri u vapr metálic, s LEDs de ptência também necessitam que suas crrentes sejam limitadas e cntrladas. Seja qual fr dispsitiv (resistr, capacitr, indutr u um circuit eletrônic) utilizad para acinament e/u cntrle da crrente ns LEDs, é muit imprtante que cnjunt dispsitiv/leds apresente características peracinais tais cm uma crrente de saída cm baixa ndulaçã, elevada vida útil e rendiment, baix cust de prduçã, dimerizaçã e, ns cass das aplicações em crrente alternada (CA), também elevad fatr de ptência e entrada universal. Pr apresentarem características elétricas que pdem ser representadas através de uma fnte de tensã em série cm uma resistência de baix valr, nã é recmendad que s LEDs sejam alimentads diretamente pr uma fnte de tensã. A se aplicar uma fnte de tensã cnectada diretamente a um LED, crrese risc de danificál, pis pequenas variações acima ds níveis de alimentaçã nminal prvcam grandes níveis de crrentes. Os diagramas apresentads na Figura 1 representam respectivamente (a) uma estrutura de um reguladr linear e (b) uma estrutura de um reguladr chavead, Figura 1 (a) Circuit equivalente de um reguladr linear; (b) Circuit equivalente de um reguladr chavead. Reguladr Linear Reguladr Chavead V in V V in V (a) (b)

19 17 ambs amplamente utilizads para alimentar LEDs. Nestes circuits, é desejável que valr médi da tensã de saída V seja cnstante e mais próxim pssível da tensã de entrada Vin. Assim, as perdas serã reduzidas. Dentre as vantagens ds reguladres lineares, pdese destacar a ausência de ndulações e a facilidade d cntrle da crrente de saída. N entant, s circuits utilizads cm reguladres lineares sã estruturas que apresentam elevads pes e vlume, baix rendiment e baixa vida útil, ind na cntramã d desenvlviment tecnlógic desejad para sistemas de iluminaçã. Já n cas d reguladr chavead, cnsiderand interruptr próxim d ideal (perdas de cnduçã e de cmutaçã próximas de zer), a fnte de entrada frnece uma ptência próxima da ptência da carga. Prtant, rendiment teóric d prcess é de aprximadamente 100%. Em aplicações reais, rendiment de um cnversr CCCC pde variar entre 70 e 98%, dependend das ptências, crrentes, tensões, frequências de cmutaçã e das tecnlgias empregadas (BARBI; MARTINS, 000). A cnclusã é estendida para td cnversr estátic cmutad, u seja, a técnica de mdulaçã PWM é empregada para cntrle d flux de energia elétrica, cm elevada eficiência. Quand alimentads em CA, além das tplgias clássicas de cnversres chaveads tip buck, bst e buckbst, muits trabalhs vêm utilizand tplgias de únic estági para alimentar LEDs (FONSECA, 014, COSETIN, 013). As tplgias de únic estági, que sã baseadas n retificadr bst PFC (pwer factr crrectin) integradas a inversr de meia pnte, u simplesmente tplgias bst integradas, eram e cntinuam send principalmente empregadas em sistemas eletrônics para lâmpadas flurescentes (NASCIMENTO, 005, QIAN, 000). Entretant, pr apresentarem características peracinais cm elevad fatr de ptência, cmutaçã suave, elevad rendiment e baixa interferência eletrmagnética, e cnstrutivas cm númer reduzid de cmpnentes, elas também vêm send amplamente utilizadas em sistemas de iluminaçã cm LEDs (FONSECA, 014). Cntud, cm prcess de dimerizaçã e entrada universal para estas estruturas sã relativamente cmplexs, pis dependem da variaçã da frequência de cmutaçã, suas aplicações sã principalmente direcinadas para iluminaçã pública e retrfit, u seja, para sistemas em que cntrle d flux lumins nã é necessariamente um fatr usualmente predminante.

20 18 Em aplicações cm LEDs, além das características desejadas que um cnversr deve apresentar, também é necessári evitar ndulações excessivas na crrente de saída. Assim evitase fenômen cnhecid cm flicker (cintilaçã), que crrespnde a uma rápida e repetida mudança a lng d temp n brilh da luz. O flicker visível, é um cintilar cnscientemente perceptível pr um espectadr human, a cntrári d flicker invisível u imperceptível. Os efeits sbre a saúde d efeit flicker, tant d visível quant d invisível, pdem ser dividids em aqueles que sã resultad imediat de alguns segunds de expsiçã, tais cm cnvulsões epilépticas e aqueles que sã resultad mens óbvi da expsiçã a lng praz, tais cm malestar, dres de cabeça e desempenh visual prejudicad (WILKINS; VEITCH; LEHMAN,010). Em relaçã à vida útil que um sistema eletrônic deve apresentar, um ds principais desafis está relacinad a us de capacitres eletrlítics. Os capacitres eletrlítics apresentam vida útil muit inferir as ds LEDS (MADDULA, 005), bem cm as de utrs elements d cnversr cm transistres e dids. Pr iss devem ser evitads (FONSECA, 014). Pr utr lad, em aplicações CA/CC, capacitr de barrament é principal respnsável em absrver a energia pulsante frnecida pela fnte de alimentaçã de entrada, nrmalmente senidal e na frequência de 10 Hz. Quant menr fr a ndulaçã de saída desejada, para um determinad valr médi de tensã, mair deverá ser a capacitância de barrament d cnversr. Relacinand a pes e vlume, que devem ser reduzids nestas aplicações, s capacitres eletrlítics acabam send s mais aprpriads, prém a vida útil d sistema trnase cmprmetida. A capacitância d barrament pde ser reduzida cm a elevaçã da sua tensã média. N entant, fisicamente, vlume e pes d capacitr nã é alterad. Finalmente, cm bjetiv de alcançar a grande mairia das principais características que um sistema eletrônic para iluminaçã cm LEDS deve apresentar, este trabalh prpõe um cnversr de estági únic basead ns cnceits ChargePump e ValleyFill. É apresentad um sistema eletrônic cm crreçã d fatr de ptência, elevad rendiment e reduzid capacitr de barrament CC que, neste cas, permite a utilizaçã de utras tecnlgias diferentes das ds eletrlítics. Prtant, a vida útil d sistema trnase cmpatível cm a vida útil de um LED. Pr se tratar de uma tplgia bstpfc integrada a

21 19 inversr meia pnte acinada cm cmand simétric, a dimerizaçã nã será realizada. Lg, as principais aplicações sã direcinadas para iluminaçã pública u iluminaçã cm retrfit. O mdel matemátic d cnversr prpst é definid através da análise em regime permanente. Assim, uma metdlgia de prjet pderá ser apresentada para cnversr perand cm uma carga LED cmpsta pr 18 LEDs em série e ptência de 47 W. O sistema é alimentad cm tensã de entrada de 0 V e pera cm frequência de cmutaçã de 67 khz e 90 khz.

22 0 TOPOLOGIAS DE ÚNICO ESTÁGIO BASEADAS NOS CONCEITOS CHARGE PUMP E VALLEYFILL PARA SISTEMAS DE ILUMINAÇÃO COM LEDS Neste capítul, sã apresentadas as principais tplgias que empregam cnceit ChargePump, cnfrme Jinrng Qian, 000 (QIAN,000) e Claudinr Bitencurt Nasciment, 005 (NASCIMENTO, 005), bem cm algumas tplgias que empregam s cnceits referentes às cnfigurações ValleyFill. As tplgias denminadas ChargePump surgiram na década de 90 para as aplicações em reatres eletrônics e fram difundidas principalmente pr Qian. Na década de 000, Nasciment prpôs algumas alterações tplógicas, riginadas nas tplgias apresentadas pr Qian, visand principalmente a reduçã d númer de cmpnentes. A tecnlgia ChargePump, trnuse uma sluçã bastante atrativa para crreçã d fatr de ptência em reatres eletrônics pis, quand cmparadas às tplgias retificadras bstpfc integradas (ALVES, 1996) e às tplgias de dis estágis que empregam préreguladres d tip elevadres de tensã bst u à acumulaçã indutiva buckbst, apresentam um númer reduzid de cmpnentes (NASCIMENTO, 005). Reatres eletrônics utilizand cnceit ChargePump, além ds custs de prduçã reduzids pr pssuírem menr quantidade de cmpnentes, apresentam características tais cm: baixa distrçã harmônica na crrente de entrada, menres crrentes ns interruptres e menres tensões n barrament CC, que pssibilita a alimentaçã de entrada em 0 V (MARTINS, 006). A Figura apresenta as principais cnfigurações de reatres ChargePump cm PFC difundidas pr QIAN (QIAN, 000). Observase através da Figura (a) que, cm a retirada d capacitr Cin, circuit trnase semelhante a d reatr sem PFC. Prtant, pdese afirmar que capacitr Cin, neste cas, é element que prpicia PFC d reatr. Originalmente, em circuits ChargePump, a crreçã d fatr de ptência crre prque durante a cmutaçã ds interruptres d estági inversr a fnte de entrada vin, através d capacitr Cin, passa a frnecer crrente para reatr na frequência de cmutaçã, aumentand ângul de cnduçã ds dids da pnte retificadra (efeit dither) (TAKAHASHI, 1990). A energia frnecida pela fnte de entrada é armazenada nã smente pel própri capacitr Cin cm também pels

23 1 elements d tanque ressnante Cd e Lr que entregam parte desta energia armazenada a capacitr de barrament CB, aumentand a sua tensã de Figura Reatres cm cnceits ChargePump característics: (a) vltage surce ; (b) current surce ; (c) cntinuus current surce. s L f D 1 D C in D y S 1 D S1 v in C f C r L r C B D 3 D 4 C d Lamp S D S (a) s C in L f D 1 D C d Lamp D y S 1 D S1 v in C f C r L r C B D 3 D 4 S D S (b) s C in L f L in D 1 D C d Lamp D y S 1 D S1 v in C f C r L r C B S@ D 3 D 4 S D S (c) Fnte: NASCIMENTO, 005 (mdificad). barrament. De acrd cm Nasciment (NASCIMENTO, 005), a mudar s pnts s das tplgias apresentadas na Figura para junt u antes da pnte retificadra, acrescid de algumas manipulações necessárias ns circuits riginais, btémse estruturas que mantêm as características peracinais ChargePump, prém cm alguns benefícis cm a reduçã d númer de cmpnentes, bem cm a reduçã d pes e d vlume d filtr de entrada (NASCIMENTO, 005).

24 A Figura 3 apresenta alguns exempls de estruturas apresentadas pr Nasciment (NASCIMENTO, 008) para aplicações em sistema de iluminaçã cm lâmpadas flurescentes. Diferentemente d que crre cm as tplgias clássicas, nestes circuits, s capacitres ChargePumps nã aumentam ângul de cnduçã ds dids, mas criam um caminh alternativ para a crrente de entrada e cntribui para reduzir a ndulaçã de baixa frequência na crrente de saída d sistema. A Figura 3 (a) mantém as características peracinais cm fntes de tensã (vltage surce), prém para que filtr LC de entrada pere cm dbr da frequência de cmutaçã, cnversr depende da utilizaçã de duas lâmpadas e pr iss a aplicaçã cm LEDs nã é aprpriada. A peraçã d filtr de entrada Figura 3 Reatr cm cnceit ChargePump prpsts pr Nasciment: (a) reatr cm características de fnte de tensã; (b) reatr cm características de fnte de crrente; (c) reatr cm características de fnte de crrente cntínua. L f D 1 s 1 D C in1 Lamp C r1 L r1 S 1 D S1 v in C f C B s D 3 D 4 C in Lamp C r L r S D S (a) C d1 Lf D 1 s 1 C in1 D Lamp C r1 L r1 S 1 D S1 v in C f C B s D 3 D 4 Lamp C r L r S D S C in (b) C d C d1 C f1 Lin1 D 1 C in D Lamp C r1 L r1 S 1 D S1 v in s C B C f L in L in D 3 D 4 s Lamp Cr L r S D S C in (c) C d Fnte: NASCIMENTO, 008 (mdificad).

25 3 cm dbr da frequência de cmutaçã é uma das principais vantagens das tplgias apresentadas pr Nasciment. A Figura 3 (b) apresenta característica cm fnte de crrente (current surce), prém cm a tplgia da Figura 3 (a) também depende de duas lâmpadas para funcinar de frma simétrica. Tdavia, cm pde ser bservad na Figura 3 (c), é apresentad uma estrutura que se cmprta cm fnte de crrente cntínua (cntinuus currrent surce) e que pde ser empregada nas alimentações cm LEDs. A Figura 3 (c) é utilizada cm base de desenvlviment da estrutura prpsta neste trabalh. A Figura 4 apresenta circuit d filtr ValleyFill clássic, que cnsiste de dis capacitres e três dids. Devid a presença ds dids, s capacitres estã cnectads a circuit pr vezes em série u paralel (CHEN; CHENG; Figura 4 Arranj Valley Fill característic. Cnfiguraçã Valley Fill D 1 D C VF 1 D VF v in D VF 3 Carga D 3 D 4 D VF 1 C VF Fnte: CHEN; CHENG;LIANG,1998 (mdificad). LIANG,1998). Sua cnfiguraçã está diretamente relacinada cm funcinament de um retificadr mnfásic de nda cmpleta, nde dis capacitres eletrlítics sã carregads cm a metade da tensã de pic da entrada. Estes dis capacitres sã ligads a barrament CC pr dis dids. Enquant a tensã da fnte vin permanece acima da tensã d capacitr, a própria fnte frnece energia para a carga. Quand a tensã vin cai abaix da tensã d capacitr, did DVF3 cnduz alimentand barrament CC cm crrente e assim plarizand a pnte de dids retificadres da entrada d sistema. Assim, a tensã frnecida para barrament segue a tensã de entrada de 10 graus simetricamente em trn d pic e segue a tensã d capacitr pert da linha de passagem pr zer, também referids cm "vales" dáse assim, a rigem d term ValleyFill. (KHERALUWALA; EL

26 4 HAMAMSY, 1995). Várias implementações d cnceit de ValleyFill diferem n esquema de carga ds capacitres. N entant, ângul de cnduçã da crrente da fnte limita estes circuits para ter um fatr de ptência (PF d inglês pwer factr) que é apenas ligeiramente superir a 0,9. Numa implementaçã ppular, referid cm dis capacitres eletrlítics ValleFill, PF de 0,95 pde ser atingid, mas à custa de um capacitr adicinal que, mesm que seja de menr tensã e capacitância, aumenta cust e tamanh, e cmplica gerenciament térmic (KHERALUWALA; ELHAMAMSY, 1995). A Figura 5 (a) (MAEHARA, 1995) apresenta um reatr eletrônic cm cnfiguraçã ValleyFill, nde pdese bservar que, quand cmparad cm a estrutura apresentada na Figura 4, smente inversr de meia nda, necessári para alimentar a lâmpada, fi acrescentad. Lg, tdas as características peracinais em relaçã a fatr de ptência fram mantidas. Figura 5 Diagrama de circuit d reatr Valley Fill mdificad de alt fatr de ptência. L f D 1 D C d Lamp S1 D S1 C VF1 D VF D VF3 v in C f C r L r C VF D 3 D 4 S D s D VF1 (a) L f D 1 D C r L rp S 1 D S1 D VF C DC v in C f C B C d Lamp L rs D 3 D 4 S D s D VF1 (b) L f D 1 D C in C y S 1 D S1 C DC D VF v in C f Lamp C r L rp C B D 3 D 4 S D s D VF1 (c) Fnte: MAEHARA, 1995; KHERALUWALA; ELHAMAMSY, 1995; (Mdificads).

27 5 A Figura 5 (b) apresenta uma tplgia ValleyFill mdificada para reatres eletrônics (KHERALUWALA; ELHAMAMSY, 1995). Nesta tplgia smente um capacitr eletrlític é utilizad. O capacitr CB, que está cnectad diretamente a barrament, absrve a energia pulsante frnecida pela fnte vin em intervals de temp próxim a valr de pic Vp. A Figura 5 (c) apresenta uma tplgia baseada na Figura 5 (b), prém cm uma melhra significativa da crreçã d fatr de ptência, em razã da inclusã d capacitr Cin (MAEHARA, 1995). Cm pde ser bservad, a estrutura se caracteriza cm uma cnfiguraçã ValleyFill assciada a uma cnfiguraçã ChargePump. A figura 5(c) também é utilizada cm referência básica para desenvlviment d cnversr prpst..1 CONVERSOR PROPOSTO A Figura 6 apresenta a tplgia prpsta neste trabalh. Cm pde ser bservad, a cnfiguraçã cnsiderada cm estági de entrada é cnstituída pr um indutr Lf, dis capacitres Cf e uma pnte retificadra de nda cmpleta. O indutr Lf, juntamente cm s capacitres Cf1 e Cf, tem cm principal funçã atuar cm filtr e eliminar s harmônics de crrente em alta frequência. Os capacitres Cf1 e Cf também criam uma cnexã entre estági de entrada e estági de saída, permitind a crreçã d fatr de ptência d sistema. O estági d barrament de saída cnsiderad é cnstituíd pr um inversr meia pnte (S1 e S) e a cnfiguraçã ValleyFill que é frmada pels dids DDC e DL e s capacitres Estági de entrada D L 1 f C f1 v in C f Figura 6 Tplgia d cnversr. D C in D 5 C LEDs D 6 D 7 D 8 L D L Estági d barrament de saída D DC S 1 D S1 C b D 3 D 4 C DC S 1 D S

28 6 CDC e Cb. A principal funçã ds capacitres CDC e Cb é absrver a energia pulsante frnecida pela fnte de entrada vin, mantend a tensã d barrament CC mais cnstante pssível. O capacitr Cb atua n circuit em um interval de temp em que a tensã da fnte de entrada tem seu valr próxim a valr de pic, reduzind a ndulaçã da tensã de barrament n capacitr CDC e, cnsequentemente, a ndulaçã da crrente ds LEDs, caracterizand desta frma cnceit ValleyFill. O did DDC, juntamente cm did DL, tem a funçã de permitir que a tensã d capacitr CDC seja grampeada em níveis inferires a valr de pic da tensã de entrada. A tplgia também apresenta um estági de saída que é cnstituíd pr uma pnte retificadra de saída cmpsta pels dids D5 à D8 e assciada a um filtr capacitiv (C), pel capacitr Cin e pel indutr L. O capacitr Cin age n circuit em ressnância cm indutr L, caracterizand cnceit ChargePump. Sua principal funçã é evitar elevadas ndulações de crrente n indutr L, na frequência da rede de alimentaçã e, cnsequentemente, ns LEDs. Durante a análise d cnversr em regime permanente, é demnstrad que cmprtament de Cin depende d valr instantâne da fnte de entrada vin. Será bservad que, em uma regiã nde interval de temp, cnsiderand a frequência de vin, é próxim de zer, a ressnância entre Cin e L é bem acentuada, garantind que a crrente de L mantenha um fatr de crista reduzid. O fatr de crista de il reduzid cntribui para uma baixa ndulaçã de crrente ns LEDs. À medida que a tensã de vin vai aumentand, a ressnância entre Cin e L vai diminuind e a açã d capacitr Cin tende a uma açã blqueadra. N entant, neste trabalh será cnsiderad smente cmprtament ressnante entre Cin e L para td períd de temp da fnte de alimentaçã de entrada. O indutr L, além de limitar a crrente ds LEDs, também atua para realizar a crreçã d fatr de ptência. Finalmente, a pnte retificadra assciada a capacitr C, tem a funçã de frnecer uma crrente cntínua para s LEDs. Durante princípi de funcinament d cnversr prpst é verificad que, devid à cnfiguraçã ValleyFill adtada, a crrente d indutr L nã apresenta cmprtament simétric. N entant, esta assimetria nã apresenta prblemas de funcinament para cnversr, seja para a carga u para a crreçã d fatr de ptência. Smente s esfrçs matemátics para a sluçã d sistema trnamse mais expressivs. A sluçã tplógica para trnar a crrente de L simétrica é apresentada na Figura 7. Cm pde ser bservad, a sluçã se realiza a cust de mais dis dids (DL e

29 7 Figura 7 Tplgia alternativa d cnversr cm crrente d indutr L simétrica. L f C f1 v in C f D 1 D D 3 D 4 D DC1 C D L in D 5 C D 7 D 8 L D L1 C DC S 1 D S1 C DC1 S 1 D S D DC DDC) e mais um capacitr de barrament CC (CDC). Na sluçã apresentada, as capacitâncias ds capacitres de barrament sã reduzidas pela metade, quand cmparadas à da tplgia prpsta na Figura 6. A representaçã elétrica cmumente utilizada de um LED é mstrada na Figura 8. Figura 8 Mdel elétric linear equivalente para um LED de ptência. D 6 C b A K A I Led K equaçã (.1). rled V TLed DLed Ideal A representaçã matemática da tensã de uma carga LED é dada pela VLED rled ILED VTLed (.1) Tant a representaçã elétrica quant a representaçã matemática apresentadas sã utilizadas neste trabalh para definiçã da ptência ttal de saída, bem cm para a realizaçã das simulações cmputacinais.

30 8 3 MODELO ESTÁTICO DO CONVESOR PROPOSTO Neste capítul é apresentad princípi de funcinament em regime permanente d sistema prpst. As seguintes cndições sã cnsideradas, tant para definir as etapas de peraçã quant para desenvlviment matemátic d cnversr: a) As etapas de peraçã e mdel matemátic serã apresentadas cnsiderand smente a frequência de cmutaçã d cnversr. Prtant, cmprtament d sistema é caracterizad cm um cnversr CCCC; b) As tensões sbre s capacitres Cf1 e Cf serã cnsideradas cnstantes e igual à metade d valr de pic da tensã da fnte de alimentaçã de entrada durante um períd de cmutaçã cm razã cíclica 0,5. Prtant, as ndulações em alta frequência serã desprezadas; c) As tensões ds capacitres CDC e Cb serã cnsideras cnstantes durante um períd de cmutaçã. As ndulações de baixa frequência também serã descnsideradas; d) A tensã ds LEDs permanecerá cnstante e igual a tensã sbre capacitr C (tensã V); e) Tda a análise é realizada para semicicl psitiv da rede de alimentaçã. Neste cas, s dids D e D3 nunca cnduzem. Através da análise detalhada d cnversr prpst, Figura 6, é pssível verificar três mds distints de peraçã durante um períd da rede de alimentaçã. Neste trabalh, durante a análise d princípi de funcinament, serã apresentads s seguintes mds de peraçã: Md 1, Md A e Md B. O Md 1 crre quand a tensã d capacitr Cb é mair que a tensã d capacitr CDC, cnfrme é apresentad na equaçã (3.1). Neste md, as tensões máxima e mínima d capacitr Cin nã apresentam variações expressivas. Seus valres máxims e mínims sã apresentads nas equações (3.) e (3.3). Neste md também, s LEDs recebem energia smente da fnte de entrada vin e d capacitr Cb. A tensã d capacitr Cb é apresentada na equaçã (3.4).

31 9 V Cb V (3.1) DC v V V (3.) Cin _ máx DC v Cin _ mín v (3.3) Cf VCb VDC vcf V (3.4) Sabese que para um períd da rede de alimentaçã temse: Vp vcf 1 vcf vcf sen( t) (3.5) Onde Vp é valr de pic da tensã da fnte de entrada vin. N entant, para Md 1, a máxima transferência de ptência crre quand t é igual a 90. Prtant, vcf é igual à metade de Vp. O Md crre durante um interval de temp d períd da rede elétrica em que tensões Cb e Cdc permanecem iguais. Nesta cndiçã did DDC trnase diretamente plarizad na frequência de cmutaçã. Nesta cndiçã de funcinament cnversr pera ns Mds A e B. A equaçã (3.6) mstra a relaçã das tensões Cb e Cdc para estes mds de peraçã. V Cb V (3.6) DC Para um melhr entendiment d Md, devese cnsiderar as seguintes situações: Md A: crre em uma regiã nde did DDC entra em cnduçã e CDC frnece energia para s LEDs. Nesta cndiçã, a tensã de saída V é menr que a tensã vcf, e as tensões máxima e mínima d capacitr Cin sã definidas pelas equações (3.8) e (3.9). Neste md, além de receber energia de vin, s LEDs também recebem energia ds capacitres CDC, Cin e Cb. v Cf V (3.7) v V V (3.8) Cin _ máx DC

32 30 v Cin _ mín v (3.9) Cf Md B: crre em uma regiã nde smente CDC e Cin frnecem energia para a carga. Nesta regiã, a tensã de saída V trnase mair que a tensã vcf e s dids da pnte retificadra de entrada nã entram em cnduçã. Neste md as tensões máxima e mínima d capacitr Cin tem variações expressivas e sã definidas pelas equações (3.11) e (3.1). v Cf V (3.10) v Cin _ máx v Cin _ mín V (3.11) DC V (3.1) A Figura 9 apresenta as frmas de ndas teóricas das tensões ds capacitres Cb e CDC em relaçã a tensã da rede de alimentaçã vin. Figura 9 Frmas de nda teóricas das principais tensões d sistema. V g V CB V DC v Cf V V p.sen ωt V p V 0 θ 1 θ π/ θ 3 θ 4 π ωt Para períd psitiv da rede, representad na Figura 9, é um interval de temp de 0 a π, send que para períd negativ, de π a nda retificada. 3 é uma frma de O Md 1 cnsiste entre s intervals de temp de θ a θ3, nde a máxima transferência de energia se dá em. O Md cnsiste entre s intervals de temp de 0 a θ e de θ3 a, entã, Md A cnsiste entre s temps θ1 a θ e θ3 a θ4, enquant Md B ds intervals de temp de 0 a θ1 e θ4 a.

33 ETAPAS DE OPERAÇÃO MODO 1 Este md crre durante as cndições apresentadas nas equações (3.1), (3.) e (3.3), e é representad pr seis etapas de peraçã descritas a seguir: Primeira Etapa de peraçã (t0,t1): Antes d iníci desta etapa, interruptr S1 havia sid cmandad a cnduzir. Prém, cm a crrente d indutr L era negativa, did DS1 entru em cnduçã. Em t, il trnase nula, Ds1 blqueia e S1 entra em cnduçã. A partir deste instante, parte da energia d capacitr Cin, armazenada em etapas anterires, é transferida para indutr L e para s LEDs. Nesta etapa, as tensões ds capacitres CDC e Cb permanecem inalteradas. Esta etapa termina quand a tensã d capacitr Cin trnase igual a tensã d capacitr Cf1 e did D1 entra em cnduçã. A Figura 10 apresenta este md de peraçã e a equaçã (3.13) as cndições iniciais das principais variáveis d sistema. Figura 10 Primeira etapa de peraçã d cnversr n Md 1. L f C f1 v in C f D 1 D D 3 D 4 C in D 6 D 5 D 7 C V i D6 i D 8 L D DC D L C DC S 1 i L S D S1 C b D S v ( t ) v V Cin Cf v ( t ) v i Cin L 0 1 ( t ) 0 i ( t ) I L Cf 1 1, M 1 (3.13) Segunda Etapa de peraçã (t1,t):. Em t1, D1 entra em cnduçã e a fnte de tensã de entrada passa a frnecer energia para L e s LEDs. Nesta etapa, a tensã d capacitr Cin se mantem igual à tensã d capacitr Cf1 e as tensões ds capacitres CDC e Cb cntinuam inalteradas. Esta etapa termina quand S1 é

34 3 cmandad a blquear e S cmandad a cnduzir. A Figura 11 apresenta este md de peraçã e a equaçã (3.14) as cndições iniciais das principais variáveis d sistema. Figura 11 Segunda etapa de peraçã d cnversr n md 1. L f C f1 1 v in C f D 1 D D 3 D 4 C in D 6 D 5 D 7 C V i D6 i D 8 L D DC D L C DC S 1 i L S D S1 C b D S v ( t ) v Cin 1 v ( t ) v Cin Cf Cf v ( t) v V t t t L Cf 1 i ( t ) I i ( t ) I L 1 1, M 1 L, M 1 (3.14) Existe uma breve etapa, cnfrme a Figura 1, entre a segunda e a terceira etapa de peraçã. Esta etapa fi descnsiderada na análise matemática visand a diminuiçã d númer de incógnitas d sistema e esfrçs matemátics. Cm se trata de uma etapa muit rápida, a simplificaçã nã causa impact significativ a mdel matemátic. Desta frma, as cndições finais da segunda etapa sã as mesmas desta etapa. Figura 1 Etapa de peraçã descnsiderada d cnversr n Md 1. L f C f1 v in C f D 1 D D 3 D 4 C in D 6 D 5 D 7 C V i D6 i D 8 L D DC D L C DC S 1 i L S D S1 C b D S

35 33 Terceira Etapa de peraçã (t,t3):. Em t, S1 é cmandad a blquear e S cmandad a cnduzir. Existe um temp mrt entre blquei de S1 e cmand de entrada em cnduçã de S para se evitar um pssível curt circuit de barrament. Devid a sentid psitiv da crrente il, DS juntamente cm DL entram em cnduçã e L passa a frnecer energia para CDC. Nesta etapa, smente C frnece energia para s LEDs e as tensões ds capacitres Cin e Cb permanecem inalteradas. Esta etapa termina quand il chega a zer, levand DS a blquei. A Figura 13 apresenta este md de peraçã e a equaçã (3.15) as cndições iniciais das principais variáveis d sistema. Figura 13 Terceira etapa de peraçã d cnversr n Md 1. L f C f1 v in C f D 1 D D 3 D 4 C in D 6 D 5 D 7 C V i D6 i D 8 L D DC D L C DC S 1 i L S C b D S1 D S v ( t ) v Cin v ( t ) v Cin 3 Cf Cf v ( t) V t t t L DC 3 i ( t ) I i ( t ) 0 L, M 1 L 3 (3.15) Quarta Etapa de peraçã (t3,t4):. Em t3, S entra em cnduçã e Cin, L e s LEDs passam a receber energia de Cb. Nesta etapa, a tensã de CDC nã se altera. Esta etapa termina quand a diferença entre as tensões ds capacitres Cb e Cin trnase igual à tensã d capacitr Cf e did D4 entra em cnduçã. A Figura 14 apresenta este md de peraçã e a equaçã (3.16) as cndições iniciais das principais variáveis d sistema.

36 34 Figura 14 Quarta etapa de peraçã d cnversr n Md 1. L f C f1 v in C f D 1 1 D i D5 C in D 3 D 4 L D 6 D 5 C i L V i D 7 D DC D L D 8 C DC S 1 S C b D S1 D S v ( t ) v Cin 3 v ( t ) V V i Cin 4 DC L ( t ) 0 3 i ( t ) I L Cf 4 3, M 1 (3.16) Quinta Etapa de peraçã (t4,t5): Em t4, D4 entra em cnduçã e a fnte de tensã de entrada passa a frnecer energia para L e s LEDs. Nesta etapa, a tensã d capacitr Cin se mantem igual à diferença de tensã entre s capacitres Cf e Cb. A energia d capacitr CDC cntinua inalterada. Esta etapa termina quand S é cmandad a blquear e S1 cmandad a cnduzir. A Figura 15 apresenta este md de peraçã e a equaçã (3.17) as cndições iniciais das principais variáveis d sistema. Figura 15 Quinta etapa de peraçã d cnversr n Md 1. L f C f1 v in C f D 1 D D 3 D 4 i D5 C in L D 6 D 5 C i L V i D 7 D DC D L D 8 C DC S 1 S C b D S1 D S

37 35 v ( t ) V V Cin 4 DC v ( t ) V V Cin 5 DC v ( t) v V t t t L Cf 4 5 i ( t ) I i ( t ) I L 3 3, M 1 L 4 4, M 1 (3.17) Sexta Etapa de peraçã (t5,t0):. Em t5, S é cmandad a blquear e, após um temp mrt, S1 é cmandad a cnduzir. Devid a sentid negativ da crrente il, DS1 entra em cnduçã. Esta etapa termina quand il chega a zer, levand DS1 e D4 a blquei, e S1 entra em cnduçã. A Figura 16 apresenta este md de peraçã e a equaçã (3.18) as cndições iniciais das principais variáveis d sistema. Figura 16 Sexta etapa de peraçã d cnversr n Md 1. L f C f1 v in C f D 1 D D 3 D 4 i D5 i D6 C in D 6 D 5 D 7 C V i D 8 L D DC D L C DC S 1 i L S C b D S1 D S v ( t ) V V Cin 5 DC v ( t ) v V Cin 0 f i ( t ) I i L L 5 4, M 1 ( t ) 0 0 (3.18) A Figura 17 apresenta as frmas de nda teóricas em regime permanente em alta frequência d cnversr prpst para Md 1.

38 36 Figura 17 Frmas de nda teóricas d cnversr em regime permanente, Md 1. i S (t) I S 1 S V S (t) S1 S I 1 VCb I 3 t0 t1 t t3 t4 t5 t0 t(ms) I 4 I t0 t1 t t3 t4 t5 t0 t(ms) v L (t) V DC i L (t) I I 1 vcf vcfv 0 I 3 t0 t1 t t3 t4 t5 t0 t(ms) t0 t1 t t3 t4 t5 t0 t(ms) I 4 V DC i Cin (t) v Cin (t) I 3 v Cf V t0 t1 t t3 t4 t5 t0 V DC V v t(ms) Cf I 1 t0 t1 t t3 t4 t5 t0 t(ms) Mdel matemátic d cnversr em regime permanente na frequência de cmutaçã para Md 1 Cnfrme pde ser bservad através ds circuits que descrevem cada etapa de peraçã, nã existe mdel matemátic equivalente caracterizand um cmprtament assimétric de funcinament n que se refere à crrente d indutr L. Assim, mdel matemátic deve ser realizad incluind tds s intervals de temp, u seja, para td períd de cmutaçã Ts.

39 37 Para desenvlviment d mdel matemátic d cnversr as seguintes equações sã cnsideradas: t dil vl () t L (3.19) dt dvcin () () t icin t Cin (3.0) dt 1 (3.1) LC in z L C (3.) in Onde: é a frequência de ressnância entre L e Cin e z é a impedância d circuit ressnante. Cnfrme pde ser bservad na Figura 10, que representa a primeira etapa, temse: Lg, temse: vcin vl V (3.3) i ( t) i ( t) (3.4) L Cin d vcin () () t V VCin t LCin dt (3.5) Cnsiderand as cndições iniciais apresentadas na equaçã (3.13), encntrase a sluçã da equaçã (3.5) representada pr: v ( t) V v cs( t) (3.6) Cin Cf Aplicand a equaçã a igualdade da equaçã (3.4), temse: i L vcf sin( t) () t (3.7) L Definind interval de temp de t à t1 cm t1 e substituind as cndições iniciais cnhecidas neste interval de temp na equaçã (3.6), temse:

40 38 v 1 Cf V cs v Cf t 1, M1 (3.8) Realizand prcediment anterir para a equaçã (3.7), temse: I 1, M 1 v Cf V vcf 1 vcf (3.9) L (3.30). Multiplicandse a equaçã (3.1) pela equaçã (3.), temse a equaçã 1 z. (3.30) C Substituind a equaçã (3.30) na equaçã (3.7) e multiplicandse il pr z, btémse a equaçã (3.31). in i ( t) z v sin( t) (3.31) L Cf Seja a definiçã dada pela equaçã (3.3). z( t) v ( t) jzi ( t) (3.3) C Substituindse as equações (3.6) e (3.31) na equaçã (3.3) cnsiderand as variáveis d sistema prpst, btémse a equaçã (3.33). L z1, M 1(t) V vcf cs( t) jvcf sin( t) j t z (t) V v e 1, M 1 Cf (3.33) Para a segunda etapa de peraçã, que crre n interval de temp de t1 à t e representad pr t, temse: vl vcf V (3.34) Para esta etapa encntrase a expressã matemática (3.35) cnsiderand as cndições iniciais apresentadas na equaçã (3.14) ( v V ) I I t Cf, M1 1, M1, M1 L (3.35)

41 39 Para a terceira etapa de peraçã, que crre n interval de temp de t à t3 e representad pr t3, temse: v L V (3.36) DC Para esta etapa, encntrase a expressã matemática (3.37) cnsiderand as cndições iniciais apresentadas na equaçã (3.15). V (3.37) DC 0 I, M1 t3, M1 L Para a quarta etapa de peraçã, temse: v v V v V (3.38) Cin L DC Cf Assim cm na equaçã (3.5), temse: d vcin ( ) () t VDC vcf V VCin t LCin dt (3.39) Cnsiderand as cndições iniciais apresentadas na equaçã (3.16), encntrase a sluçã da equaçã (3.39) representada pr: v ( t) V v V V V cs( t) (3.40) Cin DC Cf DC Aplicand a igualdade da equaçã (3.4), temse: i L V VDC sin( t) () t (3.41) L Definind interval de temp de t3 à t4 cm t4 e substituind as cndições iniciais cnhecidas neste interval de temp na equaçã (3.40), temse: v 1 Cf V cs VDC V t 4, M1 (3.4) Realizand prcediment anterir para a equaçã (3.41), temse: I 3, M1 vcf V V VDC 1 VDC V (3.43) L

42 40 Substituind a equaçã (3.30) na equaçã (3.41) e multiplicandse il pr z, btémse a equaçã (3.44). i ( t) z V V sin( t) (3.44) L DC Substituind as equações (3.40) e (3.44) na equaçã (3.3) cnsiderand as variáveis d sistema prpst, btémse a equaçã (3.45). j t z4, M1(t) VDC vcf V V VDC cs( t) j V VDC sin( t) z (t) V v V V V e 4, M1 DC Cf DC (3.45) Para a quinta etapa de peraçã, que crre n interval de temp de t4 à t5 e representad pr t5,m1, temse: vl vcf V (3.46) Para esta etapa encntrase a expressã matemática (3.47) cnsiderand as cndições iniciais apresentadas na equaçã (3.17). ( V v ) I I t (3.47) Cf 4, M1 3, M1 5, M1 L Para a sexta etapa de peraçã, utilizand a análise da malha qual DS1 e Cin estã presentes, temse: Assim cm na equaçã (3.4), lg temse: vcin vl V (3.48) d vcin () () t V VCin t LCin dt (3.49) Cnsiderand as cndições iniciais apresentadas na equaçã (3.18), encntrase a sluçã da equaçã (3.49) representada pr: v ( t) V V cs( t) I z sin( t) (3.50) Cin DC 4, M1 Aplicand a igualdade da equaçã (3.4), temse: i L VDC sin( t) I4, M 1z cs( t) () t (3.51) L

43 41 Definind interval de temp de t5 à t0 cm t6 e analisand a malha, a qual s dids DS1 e D4 estã presentes, temse: V (3.5) DC 0 I4, M1 t6 L Substituindse a equaçã (3.30) na equaçã (3.51) e multiplicandse il pr z, btémse a equaçã (3.53): i ( t) z V sin( t) I z cs( t) (3.53) L DC 4 Substituindse as equações (3.50) e (3.53) na equaçã (3.3) cnsiderand as variáveis d sistema prpst, btémse a equaçã (3.54). z 6, M1 (t) V j z (t) V V I z e 6, M1 DC 4 nde, para esta equaçã: V cs( t) I z sin( t) DC 4, M 1 V sin( t) I z cs( t) DC 4, M1 jt (3.54) Cm pde ser bservad, as etapas, 3 e 5 apresentam númers de equações menres que númer de incógnitas. Assim, para a sluçã d sistema é necessári cnsiderar td períd de cmutaçã. Neste md, s intervals de temp t6,m1 à t,m1 e t3,m1 à t5,m1 sã iguais à metade d períd da frequência de cmutaçã. Prtant: Onde: Ts t6, M1 t1, M1 t, M1 (3.55) Ts t3, M1 t4, M1 t5, M1 1 Ts (3.56) f s Assim, a sluçã d sistema é representada pelas equações (3.57) e (3.58).

44 4 I VDC V v Cf V DC vcf V V 4 vcf 3V VDC vcf V VDC, M 1 L V V vcf vcf VDC nde, para esta equaçã: V V vcf v 1 Cf V cs VDC V 1 V vcf V v Cf V v Cf V 1 VDC cs vcf V Ts V vcf V DC v Cf I V V V DC DC DC DC vcf 3V VDC vcf V VDC V vcf VDC 4 4, M 1 L V V vcf vcf VDC nde, para esta equaçã: V V DC v V V v V 1 Cf vcf V cs Ts V vcf VDC 1 Cf Cf VDC cs vcf VDC V vcf v V v Cf (3.57) (3.58) Pr tratarse de um circuit ressnante, é imprtante representál através d seu plan de fase. A partir da análise e equacinament deste md, e agrupandse plan de fase das etapas em um mesm diagrama, e das equações (3.33), (3.45) e (3.54), plan de fase cmplet d Md 1 é btid, e mstrad na Figura 18. É pssível bservar cmprtament ressnante cmplet d cnversr durante Md 1 de peraçã.

45 43 [i L z ] Figura 18 Plan de fase cmplet d Md 1. i L (t)z r 1 V V V Cf V DC V V f V [Vin] i L (t)z r 6 r 4 3. ETAPAS DE OPERAÇÃO MODO A Este md crre durante as cndições apresentadas nas equações (3.6), (3.7), (3.8) e (3.9) representad pr sete etapas de peraçã descritas a seguir: Primeira Etapa de peraçã (t0,t1): Antes d iníci desta etapa, interruptr S1 havia sid cmandad a cnduzir. Prém, cm a crrente d indutr L era negativa, did DS1 entru em cnduçã. Em t, il trnase nula, Ds1 blqueia e S1 entra em cnduçã. A partir deste instante, parte da energia d capacitr Cin, armazenada em etapas anterires, é transferida para indutr L e para s LEDs. Nesta etapa, as tensões ds capacitres CDC e Cb permanecem inalteradas. Esta etapa termina quand a tensã d capacitr Cin trnase igual a tensã d capacitr Cf1 e did D1 entra em cnduçã. A Figura 19 apresenta este md de peraçã e a equaçã (3.59) as cndições iniciais das principais variáveis d sistema.

46 44 Figura 19 Primeira etapa de peraçã d cnversr n Md A L f C f1 v in C f D 1 D D 3 D 4 C in D 6 D 5 D 7 C V i D6 i D 8 L D DC D L C DC S 1 i L S C b D S1 D S v ( t ) V V Cin DC v ( t ) v i Cin L 0 1 ( t ) 0 i ( t ) I Cf L 1 1, M a (3.59) Segunda Etapa de peraçã (t1,t):. Em t1, D1 entra em cnduçã e a fnte de tensã de entrada passa a frnecer energia para L e s LEDs. Nesta etapa, a tensã d capacitr Cin se mantem igual à tensã d capacitr Cf1 e as tensões ds capacitres CDC e Cb cntinuam inalteradas. Esta etapa termina quand S1 é cmandad a blquear e S cmandad a cnduzir. A Figura 0 apresenta este md de peraçã e a equaçã (3.60) as cndições iniciais das principais variáveis d sistema. Figura 0 Segunda etapa de peraçã d cnversr n Md A L f C f1 1 v in C f D 1 D D 3 D 4 C in D 6 D 5 D 7 C V i D6 i D 8 L D DC D L C DC S 1 i L S D S C b D S

47 45 v ( t ) v Cin 1 v ( t ) v Cin Cf Cf v ( t) v V t t t L Cf 1 i ( t ) I i ( t ) I L 1 1, M a L, M a (3.60) Assim cm n Md 1, n Md A também existe uma breve etapa entre a segunda e a terceira etapa de peraçã. N entant, esta etapa também fi descnsiderada neste md de peraçã. A Figura 1 apresenta a etapa em questã. Figura 1 Etapa de peraçã descnsiderada d cnversr n Md A. L f C f1 v in C f D 1 D D 3 D 4 C in D 6 D 5 D 7 C V i D6 i D 8 L D DC D L C DC S 1 i L S C b D S1 D S Terceira Etapa de peraçã (t,t3):. Em t, DL entra em cnduçã e L passa a frnecer energia para CDC. As tensões de Cb e Cin nã se alteram e smente C frnece energia para s LEDs. Esta etapa termina quand il trnase nula e S entra em cnduçã. A Figura apresenta este md de peraçã e a equaçã Figura Terceira etapa de peraçã d cnversr n Md A. L f C f1 v in C f D 1 D D 3 D 4 C in L D 6 D 5 C i L V i D 7 D DC D L D 8 C DC S 1 S C b D S1 D S

48 46 (3.61) as cndições iniciais das principais variáveis d sistema. v ( t ) v Cin v ( t ) v Cin 3 Cf Cf v ( t) V t t t L DC 3 i ( t ) I i ( t ) 0 L, M a L 3 (3.61) Quarta Etapa de peraçã (t3,t4):. Em t3, a crrente d indutr L chega a zer e S entra em cnduçã. A partir deste instante, Cin, L e s LEDs passam a receber energia de Cb. Nesta etapa, a tensã de CDC nã se altera. Esta etapa termina quand did DDC entra em cnduçã. A Figura 3 apresenta este md de peraçã e a equaçã (3.6) as cndições iniciais das principais variáveis d sistema. Figura 3 Quarta etapa de peraçã d cnversr n md A. L f C f1 v in C f D 1 D D 3 D 4 C in D 6 D 5 D 7 i D5 C V i D 8 L D DC D L C DC S 1 i L S C b D S1 D S v ( t ) v Cin 3 v ( t ) V V i Cin 4 DC L ( t ) 0 3 i ( t ) I Cf L 4 3, M a (3.6) Quinta Etapa de peraçã (t4,t5): Em t4, DDC entra em cnduçã e CDC passa a frnecer energia para Cin, L e s LEDs. Durante este interval de temp, a tensã d capacitr Cb permanece igual à tensã VDC. Esta etapa termina quand D4 entra em cnduçã e a fnte vin para a frnecer energia para L e s LEDs. A Figura 4 apresenta este md de peraçã e a equaçã (3.63) as cndições iniciais das principais variáveis d sistema.

49 47 Figura 4 Quinta etapa de peraçã d cnversr n Md A. L f C f1 v in C f D 1 D D 3 D 4 C in D 6 D 5 D 7 i D5 C V i D 8 L D DC D L C DC S 1 i L S C b D S1 D S v ( t ) V V Cin 4 DC v ( t ) V V Cin 5 DC i ( t ) I L 4 4, M a i ( t ) I L 5 5, M a (3.63) Sexta Etapa de peraçã (t5,t6): Em t5 D4 entra em cnduçã e a fnte vin passa a frnecer energia para L e s LEDs. Nesta etapa, Vb permanece inalterad. Esta etapa termina quand S é cmandad a blquear e S1 cmandad a cnduzir. A Figura 5 apresenta este md de peraçã e a equaçã (3.64) as cndições iniciais das principais variáveis d sistema. Figura 5 Sexta etapa de peraçã d cnversr n Md A. L f C f1 v in C f D 1 D D 3 D 4 C in D 6 D 5 D 7 i D5 C V i D 8 L D DC D L C DC S 1 i L S C b D S1 D S v ( t ) V V Cin 5 DC v ( t ) V V Cin 6 DC v ( t) 0 t t t L 5 6 i ( t ) I i ( t ) I L 5 4, M a L 6 5, M a (3.64)

50 48 Sétima Etapa de peraçã (t6,t7): Em t6, S é cmandad a blquear e, após um temp mrt, S1 cmandad a cnduzir. Devid a sentid negativ da crrente d indutr L, DS1 entra em cnduçã e L passa a frnecer energia para Cb. Esta etapa termina quand il chega a zer, levand DS1 e D4 a blquei, e S1 entra em cnduçã. A Figura 6 apresenta este md de peraçã e a equaçã (3.65) as cndições iniciais das principais variáveis d sistema. Figura 6 Sétima etapa de peraçã d cnversr n Md A. L f C f1 v in C f D 1 D D 3 D 4 i D5 C in L D 6 D 5 C i L V i D 7 D DC D L D 8 C DC S 1 S C b D S1 D S v ( t ) V V Cin 6 DC v ( t ) V V Cin 0 DC v ( t) V v V t t t, t t L DC Cf L 6 5, M a L i ( t ) I i ( t ) 0 (3.65) A Figura 7 apresenta as frmas de nda teóricas em regime permanente em alta frequência d cnversr prpst para Md A.

51 49 Figura 7 Frmas de nda teóricas d cnversr em regime permanente, Md A. I 1 i S (t) I S 1 S V S (t) I 5 I 3 V Cb t 0 t 1 t t 3 t 4 t 5 t 6 t 0 t(ms) I 5 I t 0 t 1 t t 3 t 4 t 5 t 6 t 0 t(ms) i L (t) v L (t) I I 1 V DC V v Cf V t 0 t 1 t t3 t 4 t 5 t 6 t 0 t(ms) V t 0 t 1 t t 3 t 4 t 5 t 6 t 0 t(ms) I 4 I 3 I 5 V DC V v Cf V DC i Cin (t) I 4 v L (t) I 3 V DC V V DC V t 0 t 1 t t3 t 4 t 5 t 6 t 0 t(ms v Cf I 1 t 0 t 1 t t 3 t 4 t 5 t 6 t 0 t(ms) Definidas as etapas e as frmas de nda teóricas que as representam, pdese determinar as principais equações matemáticas que representam cnversr n Md A Mdel matemátic d cnversr em regime permanente na frequência de cmutaçã para Md A Neste md, tdas as etapas peram de maneira diferente e tds s intervals de temp sã cnsiderads para determinar mdel matemátic d cnversr.

52 50 Cm também pde ser bservad, as primeira e quarta etapas d Md A sã semelhantes à primeira e quarta etapas d Md 1. Prém, para a primeira etapa, a cndiçã inicial da tensã vcin é cnsiderada VDCV, e a cndiçã final da tensã vcin é cnsiderada VDCV. Ainda, a segunda e a terceira etapas d Md 1 sã idênticas as d Md A. Desta frma, temse sistema: I 1, Ma 1, M a DC v 1 Cf V cs VDC V t 1, Ma (3.66) vcf V (VDC V ) 1 VDC V (3.67) L z1, M a (t) V (VDC V )cs( t) j(vdc V )sin( t) j t z (t) V (V V ) e Cf, M a 1, M a, M a L (3.68) ( v V ) I I t (3.69) V (3.70) DC 0 I, M a t3, M a L Para a quarta e a quinta etapas de peraçã, temse: I 3, Ma 1 V cs vcf VDC V t 4, Ma (3.71) V ( vcf VDC V ) 1 vcf VDC V (3.7) L j t z4, M a(t) VDC V v Cf VDC V cs( t) j v Cf VDC V sin( t) (3.73) z (t) V V v V V e 4, M a DC Cf DC tg 1 V Iz 3 t5, Ma (3.74)

53 51 I 4, Ma nde : z L 4 1 V v 4 v V V Cf DC V V Cf DC V v V V Cf DC (t) V V 5, M a DC 5 5 5, M a DC 3, M a 5 3, M a 1 z (t) V V V I z e nde : V cs( t) I z sin( t) 5 j V sin( t) I3, M az cs( t) 4 jt (3.75) (3.76) Para a sexta etapa de peraçã, que crre n interval de temp de t5 a t6 e representad pr t6,ma temse: vl vcf V (3.77) Para esta etapa encntrase a expressã matemática (3.78) cnsiderand as cndições iniciais apresentadas na equaçã (3.64). ( v V ) I I t Cf 5, M a 4, M a 6, M a L (3.78) Para a sétima etapa de peraçã, que crre n interval de temp de t6 à t0 e representad pr t7 temse: vl VDC vcf V (3.79) Para esta etapa encntrase a expressã matemática (3.80) cnsiderand as cndições iniciais apresentadas na equaçã (3.65). ( V v V ) 0 I t (3.80) DC Cf 5, M a 7, M a L Para a sluçã d sistema é necessári cnsiderar a mdulaçã ds interruptres S1 e S, a qual s intervals de temp t7,ma a t,ma e t3,ma a t6,ma sã iguais, e ambs valem metade d períd da frequência de cmutaçã, prtant:

54 5 Ts t7, M a t1, M a t, M a Ts t3, M a t4, M a t5, M a t6, M a (3.81) Assim, a sluçã d sistema é representada pelas equações (3.8) e (3.83). I vcf VDC V vcf VDC vcf VDC V vcf VDC vcf VDC V vcf V vcf 3V VDC VDC, Ma L V vcf VDC V vcf VDCvCf VDC nde : 1 cf cs VDC V cs 1 V V v DC V V DC V 1 V tan (3.8) VDC VDC V VDCTS TS V TS vcf

55 53 I 5, Ma L VDC VDC nde : vcf VDC V vcf VDC vcf VDC V vcf VDC vcf VDC V vcf V vcf 3V VDC 1 cf cs VDC V cs 1 VDC VDC V VDC V v V V V DC V 1 tan TS TS VDC VDC (3.83) Das equações de z1, (3.68), z4, (3.73) e z5, (3.76), plan de fase cmplet d Md A é btid, e mstrad na Figura 8. Através d plan de fasefigura 8 é pssível bservar cmprtament ressnante cmplet d cnversr durante Md A de peraçã.

56 54 [i L z ] Figura 8 Plan de fase cmplet d Md A. i L (t)z r 1 V v Cf V DC V V DC V [Vin] r 5 r 6 i L (t)z 3.3 ETAPAS DE OPERAÇÃO MODO B Este md crre durante as cndições apresentadas nas equações (3.6), (3.10), (3.11) e (3.1), representad pr cinc etapas de peraçã descritas a seguir. Neste md, smente Cin e CDC frnecem energia para a LEDs e a tensã de Cb permanece inalterada. Primeira Etapa de peraçã (t0,t1): Antes d iníci desta etapa, interruptr S1 havia sid cmandad a cnduzir. Prém, cm a crrente d indutr L era negativa, did DS1 entru em cnduçã. Em t, il trnase nula, Ds1 blqueia e S1 entra em cnduçã. A partir deste instante, parte da energia d capacitr Cin, armazenada em etapas anterires, é transferida para indutr L e para s LEDs. Nesta etapa, a tensã d capacitr CDC permanece inalterada. Esta etapa termina quand s dids D6 e D7 blqueiam e il entra em rda livre através de DL e DDC. A Figura 9 apresenta este md de peraçã e a equaçã (3.84) as cndições iniciais das principais variáveis d sistema.

57 55 Figura 9 Primeira etapa de peraçã d cnversr n Md B. L f C f1 v in C f D 1 D D 3 D 4 C in D 6 D 5 D 7 C V i D6 i D 8 L D DC D L C DC S 1 i L S C b D S1 D S v v i ( t ) V Cin DC Cin L ( t ) V 0 1 ( t ) 0 i ( t ) I L 1, M b (3.84) Segunda Etapa de peraçã (t1,t):.em t1 s dids D6 e D7 blqueiam e a crrente d indutr L entra em rda livre através de DL e DDC. A tensã de CDC permanece inalterada e smente C frnece energia para s LEDs. Esta etapa finaliza quand S1 é cmandad a blquear e S cmandad a cnduzir. A Figura 30 apresenta este md de peraçã e a equaçã (3.85) as cndições iniciais das principais variáveis d sistema. Figura 30 Segunda etapa de peraçã d cnversr n Md B. L f C f1 v in C f D 1 D D 3 D 4 C in D 6 D 5 D 7 C V i D6 i D 8 L D DC D L C DC S 1 i L S C b D S1 D S

58 56 v ( t ) V Cin 1 v ( t ) V Cin v ( t) 0 t t t L 1 i ( t ) I i ( t ) I L 1, M b L, M b (3.85) Terceira Etapa de peraçã (t,t3):. Em t, S1 é cmandad a blquear e, após um temp mrt, S cmandad a cnduzir. Devid a sentid psitiv da crrente d indutr L, DDC blqueia e DS entra em cnduçã e a energia armazenada em L é transferida para CDC. Nesta etapa smente C cntinua frnecend energia para s LEDs. Esta etapa termina quand il trnase nula e S entra em cnduçã. A Figura 31 apresenta este md de peraçã e a equaçã (3.86) as cndições iniciais das principais variáveis d sistema. Figura 31 Terceira etapa de peraçã d cnversr n Md B. L f C f1 v in C f D 1 D D 3 D 4 C in L D 6 D 5 C i L V i D 7 D DC D L D 8 C DC S 1 S C b D S1 D S v ( t ) V Cin 0 v ( t ) V Cin 3 0 v ( t) 0 t t t L 3 i ( t ) I i ( t ) 0 L, M b L 3 (3.86) Quarta Etapa de peraçã (t3,t4):. Em t3, S entra em cnduçã e Cin, L e s LEDs passam a receber energia de CDC através de DDC. Esta etapa termina quand S é cmandad a blquear e S1 cmandad a cnduzir. A Figura 3 apresenta este md de peraçã e a equaçã (3.87) as cndições iniciais das principais variáveis d sistema.

59 57 Figura 3 Quarta etapa de peraçã d cnversr n Md B. L f C f1 v in C f D 1 D D 3 D 4 C in L D 6 D 5 C i L V i D 7 i D5 D DC D L D 8 C DC S 1 S C b D S1 D S v ( t ) V Cin 3 v ( t ) V V i Cin 4 DC L ( t ) 0 3 i ( t ) I L 4 3, M b (3.87) Quinta Etapa de peraçã (t4,t0): Em t4, S é cmandad a blquear e, após um temp mrt S1 cmandad a cnduzir. Cm a crrente d indutr L é negativa, DDC blqueia e DS1 entra em cnduçã. Durante td este interval, tda a energia armazenada pr L nas etapas anterires sã transferidas para Cin e para s LEDs. Nesta etapa a tensã de CDC nã varia. Esta etapa termina quand il chega a zer e S1 entra em cnduçã. A Figura 33 apresenta este md de peraçã e a equaçã (3.88) as cndições iniciais das principais variáveis d sistema. Figura 33 Quinta etapa de peraçã d cnversr n Md B. L f C f1 v in C f D 1 D D 3 D 4 C in L D 6 D 5 C i L V i D 7 i D5 D DC D L D 8 C DC S 1 S C b D S1 D S

60 58 v ( t ) V V Cin 4 DC v ( t ) V Cin 0 DC v ( t) V V t t t, t t L DC i ( t ) I i ( t ) 0 L 4 3, M b L 0 (3.88) A Figura 34 apresenta as frmas de nda teóricas em regime permanente em alta frequência d cnversr prpst para Md B. Figura 34 Frmas de nda teóricas d cnversr em regime permanente, Md B. i S (t) V S (t) I S 1 S S1 S I 3 VCb I 3 t0 t1 t t3 t4 t0 t(ms) I v L(t) t0 t1 t t3 t4 t0 t(ms) V DCV i L(t) V DCV I t0 t1 t t3 t4 t0 t(ms) V DCV t0 t1 t t3 t4 t0 t(ms) I 3 V DC i Cin(t) v Cin(t) I 3 V DC V DCV t0 t1 t t3 t4 t0 t(ms) V I t0 t1 t t3 t4 t0 t(ms) Definidas as etapas e as frmas de nda teóricas que as representam, pdese determinar as principais equações matemáticas que representam cnversr n Md B.

61 Mdel matemátic d cnversr em regime permanente na frequência de cmutaçã para Md B Neste md, tdas as etapas peram de maneira diferente e tds s intervals de temp sã cnsiderads para determinar mdel matemátic d cnversr. Cm também pde ser bservad, a primeira, a terceira e a quarta etapa d Md B sã semelhantes à primeira, à terceira e à quinta etapa d Md A. Prém as cndições inicial e final das tensões d capacitr Cin e crrentes d indutr L sã diferentes. Desta frma, temse sistema: I t 1, M b (3.89), Mb VDC V (3.90) L z1, M b(t) V (VDC V )cs( t) j(vdc V )sin( t) j t z (t) V (V V ) e 1, M b DC (3.91) V (3.9) DC 0 I, M b t3, M b L Para a quarta etapa de peraçã, temse: vcin vl VDC V (3.93) Assim cm na equaçã (3.5), temse. d vcin () () t VDC V VCin t LCin dt (3.94) Cnsiderand as cndições iniciais apresentadas na equaçã (3.87) encntrase a sluçã (3.95). v ( t) V V V V cs( t) (3.95) Cin DC DC Aplicand a igualdade da equaçã (3.4) temse: i L V V sin t DC () t (3.96) L

62 60 Substituind as cndições iniciais cnhecidas neste interval de temp, temse: ' t 4, M b (3.97) Realizand prcediment anterir na equaçã (3.96), temse: I 3, Mb V V DC (3.98) L Substituind a equaçã (3.30) na equaçã (3.96) e multiplicandse il pr z, btémse a equaçã (3.99). j t z4, M b(t) VDC V V VDC cs( t) j V VDC sin( t) z (t) V V V V e 4, M b DC DC (3.99) Para a quinta etapa de peraçã, temse: vcin vl VDC V (3.100) Assim cm na equaçã (3.5), lg temse. d vcin () () t V VCin t LCin dt (3.101) Cnsiderand as cndições iniciais apresentadas na equaçã (3.88) encntrase a sluçã (3.10): v ( t) V V cs( t) I z sin( t) (3.10) Cin DC 3, M b Aplicand a igualdade da equaçã (3.4) temse: i L () t V sin( t) I z cs( t) DC 3, M b (3.103) L Substituind as cndições iniciais cnhecidas neste interval de temp, temse: DC 3, M b 5, M b L V V 0 I t (3.104)

63 61 Substituind a equaçã (3.30) na equaçã (3.103) e multiplicandse il pr z, btémse a equaçã (3.105). z (t) V j 5, M b 5 5 5, M b DC 3, M b z (t) V V I z e nde : V cs( t) I z sin( t) 5 DC 3, M b V sin( t) I z cs( t) 5 DC 3, M b jt (3.105) Sabese que a sma ds tems das etapas de peraçã resultam n temp de cmutaçã. Descnsiderand as etapas de cmutaçã temse: t t t t t T (3.106) 1, M b, M b 3, M b 4, M b 5, M b s Prtant, se dá a sluçã d sistema: I I, Mb 3, Mb 3, Mb 5, Mb V V V t1, M b t4, M b V VDC V VDC V V V t, M b Ts t t DC L V V V V DC V L DC DC DC V V V DC DC DC (3.107) Das equações de z1, (3.91), z4, (3.99) e z5, (3.105), plan de fase cmplet d Md B é btid e mstrad na Figura 35. É pssível bservar cmprtament ressnante cmplet d cnversr durante Md A de peraçã. Pdese verificar que sistema tem cmprtament mais ressnante d que s Mds 1 e A.

64 6 Figura 35 Plan de fase cmplet d Md B. i L(t)z [i Lz ] r 1 V V V DCV V DC [Vin] r 5 r 4 i L(t)z 3.4 CARACTERÍSTICAS OPERACIONAIS DE SAÍDA DO CONVERSOR PROPOSTO Cm pde ser bservad através d princípi de funcinament d cnversr prpst, à medida em que a tensã da fnte de entrada vin se aprxima da passagem pr zer, a ressnância entre Cin e L trnase cada vez mais expressiva e que na regiã nde vcf é menr que V, smente CDC e Cin frnecem energia para s LEDs. Neste sentid, também é pssível verificar que n Md B, númer de etapas de peraçã é menr em relaçã as Mds 1 e A e que mdel matemátic que representa cmprtament d cnversr é definid principalmente pelas equações que envlvem a ressnância entre Cin e L. Mesm sabend que as características peracinais de saída, na frequência de cmutaçã d cnversr, referentes a indutr L e à crrente ds LEDs i, independe de qual md de peraçã utilizad, pis princípi peracinal deve ser preservad. Entã, neste trabalh é utilizad Md B para definir s parâmetrs que determinam matematicamente a indutância L e cnsequentemente a crrente ds LEDs i. Quant as valres de CDC e Cb, é necessári utilizar s três mds para calcular CDC e s Mds 1 e 1A para calcular Cb. Ambs capacitres devem ser calculads cnsiderand suas ações dentr d períd da rede de alimentaçã.

65 Indutância L A Figura 36 apresenta a cnfiguraçã de saída que envlve retificadr e indutr L. Cm pde ser bservad, valr médi da crrente ds LEDs i pde ser btid através da sma ds valres médis das crrentes ds dids D6 e D5 mens valr médi da crrente frnecida pel capacitr C durante interval de temp em que D5 e D6 ficam blqueads. Figura 36 Cnfiguraçã de saída entre retificadr e indutr L. C in D L 6 L D 6 D 5 C D 5 C v i v C in i D6 D 7 D 8 D L i D5 i D 7 D 8 D L Para Md B, valr médi da crrente ds LEDs i é btid através da equaçã (3.108) I I I I (3.108) D6, M b, MED D5, M b, MED, C, M b O valr médi da crrente de D6 é btid integrand valr da crrente de L durante interval de temp t à t1 d Md B, cnfrme mstra a equaçã (3.109). I D6, M b, MED 1 V V sin t 1 t DC T L 0 s dt (3.109)` Reslvend a integral, btémse: I D6, M b, MED ( VDC V ) m (3.110) 16 Lf s Onde µ é a relaçã entre a frequência de cmutaçã fs e a frequência de ressnância f. A definiçã desta relaçã determina algumas características peracinais d cnversr tais cm tip de cmutaçã ds interruptres S1 e S, a ndulaçã da crrente ns LEDs, a ptência de saída e a tensã sbre capacitr CDC.

66 64 O valr médi da crrente de D5 é btid através da expressã apresentada pela equaçã (3.111) para interval de temp t3 à t d Md B. 1 t 4, M b I3, M b t5, M b I I sin( t) dt (3.111)` T D5, M b, MED 0 3M b Ts s Reslvend a expressã (3.111), btémse: I V V V V 4 16 f L V V m DC DC D5, M b, MED s DC (3.11) O valr médi da crrente frnecida pel capacitr C é btid através da expressã apresentada pela equaçã (3.113) para interval de temp t1 à t3 d Md B. I, C, M b I ( t t ), M b 3, M b (3.113) T s A substituir as equações (3.110), (3.11) e (3.113) na equaçã (3.108), e a manipulad matematicamente, encntrase valr da indutância L, dada na equaçã (3.114) L 8 VDC V 8VDC 3V m 8 f I V 1 V s DC 3 (3.114) 3.4. Capacitr Cb Para bter valr da capacitância Cb, primeir é necessári calcular flux de carga prcessad na frequência de cmutaçã e depis estender a análise para frequência da rede de alimentaçã. Cm pdese verificar, capacitr Cb atua n circuit smente ns Mds 1 e A. O valr médi da crrente na frequência de cmutaçã de Cb é representada pela equaçã (3.115).

67 65 I Cb, MED, T s nde : I 1 1 T t 1 3, M1 4, M1 I t 1 4, M1 6, M1 ( I I ) t 3, M a, M a 3, M a I t 4, M a 5, M a I t 6, M a, M a s (3.115) O valr de VCb pde ser btid através da seguinte expressã: 1 ICb, MED,60 Hz I 0 Cb, MED, T s dt 0 (3.116) Para bter CCb devese aplicar a seguinte expressã: Cb I dt (3.117) 3 Cb, MED, Ts f60hz VCb Capacitr CDC Para bter valr da capacitância CDC, primeir é necessári calcular flux de carga prcessad na frequência de cmutaçã e depis estender a análise para frequência da rede de alimentaçã. Cm pdese verificar, capacitr CDC atua n circuit ns três mds de peraçã. A crrente média na frequência de cmutaçã de CDC é representada pela expressã (3.118). I CDC, MED, T s nde : I 1, M1 3, M1 I 3, M a 4, M a ( I I ) t 5, M a 4, M a 6, M a I 3, M b 3, M b ( I ) t T t t t 3 3, M b 4, M b s (3.118) expressã: O valr da tensã d capacitr CDC pde ser btid através da seguinte

68 66 1 ICDC, MED,60 Hz I 0 CDC, MED, T dt 0 s (3.119) Para bter CCD dever aplicar a seguinte expressã: C I dt (3.10) DC 3 4 CDC, MED, Ts f60hz VCDC 4 Cm s valres de tds s parâmetrs btids, é pssível aplicar uma metdlgia de prjet, realizar simulações cmputacinais e validar a metdlgia utilizada Capacitr C Para bter valr da capacitância C, primeir é necessári calcular flux de carga prcessad na frequência de cmutaçã e depis estender a análise para frequência da rede de alimentaçã. Cm pdese verificar, capacitr C além de filtrar harmônics de tensã de alta frequência, também deve filtrar s harmônics de tensã de baixa frequência decrrentes da tensã d capacitr CDC. 1 IC, MED,60Hz i 6, 1( ) 5, 1( ) 0 0 D M t id M t I dt (3.11) Para bter valr de C, devese reslver a seguinte expressã: C i t i t I dt (3.1) 3 4 6, 1( ) 5, 1( ) D M D M f60hz V 4 Sabend que resultad da sluçã da equaçã (3.1) é relativamente cmplex e extens, pdese bter uma sluçã aprximada de C cnsiderand smente a ndulaçã da tensã de C que é refletida diretamente em i. Neste cas, devese cnsiderar que C durante um quart da frequência da rede recebe carga aprximada referente a uma crrente média de id6id5 i em alta frequência e n utr um quart da frequência da rede se descarrega cm a mesma média de crrente alimentand a carga. Lg, C pde ser definid aprximadamente pr (3.13), u seja: C I C, avg, Ts 4 f 60Hz I V (3.13)

69 67 A relaçã da ndulaçã de crrente em relaçã à ndulaçã da tensã de C depende da resistência equivalente ds LEDs (RLEDs) e é definida pela equaçã V I. (3.14) R Cm s valres de tds s parâmetrs btids, é pssível aplicar uma metdlgia de prjet, realizar simulações cmputacinais e validar a metdlgia utilizada. LEDs Cálcul d valr eficaz da crrente n Indutr L TS L,, 1 EF M L T t0 S I i () t dt (3.15) I i t dt i t dt i t dt I t1 t t3 ( ) ( ) ( ) t t t L, EF, M 1 L L L T 0 1 S L, EF, M 1 1, M1 1, M1, M1 1, M1, M1, M1 3, M1 I t I I t I t T S (3.16) Cálcul d valr médi da crrente ns Interruptres S1 e S 1 I i () t dt (3.17) T S S1, MED, M1 S1 T t0 s 1 t1 t I i ( t) dt i ( t) dt S1, MED, M 1 S1 S1 T t0 t1 s 1 I I t I I t I S1, MED, M 1 1, M1 1, M1, M1 1, M1, M1 Ts S1, MED, M 1 I t t I t T 1, M 1 1, M 1, M 1, M 1, M 1 t0 TS S, MED, M1 TS S Ts S (3.18) 1 I i () t dt (3.19) 1 t4 t5 I i ( t) dt i ( t) dt I S, MED, M 1 S S T t3 t4 s S, MED, M 1 I t I I t T 3, M 1 4, M 1 4, M1 3. M1 5, M1 S (3.130)

70 Cálcul d valr eficaz da crrente ns Interruptres S1 e S 1 T S I i () t dt (3.131) S1, EF, M 1 S1 T t0 S 1 t1 I i t dt i t dt I I t ( ) ( ) t S1, EF, M1 S1 S1 T t0 1 S S1, EF, M1 S, EF, M1 I t 1, M 1 1, M1 I, M1 I1, M1 t, M1 T S 3, M 1 4, M1 3, M1 4, M1 5, M1 S (3.13) I t I I t (3.133) T Cm pde ser bservad nesta seçã 3.4, cm exceçã da expressã que determina L, apresentada na equaçã (3.11), devid à cmplexidade d mdel matemátic d cnversr, a definiçã de tds s utrs parâmetrs fi smente indicada utilizand s valres das crrentes e intervals de temps relacinads as três mds de peraçã. Send assim, utilizuse da ferramenta de simulaçã Orcad 17. Lite para validar a peraçã d cnversr e realizar a sua implementaçã em labratóri. Ainda é necessári definir um mdel matemátic aprximad para bter s valres ds capacitres d sistema, bem cm bter s valres médis e eficazes de tds s dispsitivs semicndutres, permitind assim as suas especificações. Também ainda é necessári bter as expressões que determinam fatr de ptência, bem cm a DHTi. Assim, mdel estátic d cnversr trnase cmplet. Quant a mdel dinâmic, tratase de um estud que deverá ser realizad em trabalhs futurs.

71 69 4 RESULTADOS DE SIMULAÇÃO NUMÉRICA A fim de validar as equações que representam parciamente mdel matemátic d cnversr prpst, neste capítul sã apresentads s resultads de simulaçã realizads através d Orcad 17. Lite. Os dads de prjets sã apresentads na Tabela 1. Tabela 1 Dads de prjet para cnversr. Parâmetrs vin fs Valres 0 V 67 khz µ 1,3 P I VDC VCDC VCb 47 W 750 ma 50 V 0,1*VDC 0,5*VCb A Tabela apresenta s parâmetrs utilizads para a realizaçã da simulaçã cmputacinal. Tabela Elements utilizads n cnversr. Parâmetrs Valres L 31 µh Cin 30 nf CDC 40 µf Cb 100 nf C 0 µf Cf1, Cf 0 nf Lf 300 µh D1D4 D5D8 MUR160 BYV80 S1, S SPP4N60C3 DL, DDC LEDs MUR160 LXKPWC400

72 70 A Figura 37 apresenta circuit elétric simulad n OrCAD. Figura 37 Circuit elétric virtualmente simulad. A Figura 38 apresenta a tensã e a crrente da fnte de alimentaçã de entrada. A distrçã harmônica ttal da crrente (DHTi) da fnte de entrada vin calculada pela ferramenta é de 1,5% cm tds s harmônics individuais satisfazend a IEC classe C. 1. Figura 38 Tensã e crrente da fnte de entrada v in. V in i in s 10ms 0ms 30ms 40ms 50ms 60ms 70ms 80ms 90ms 100ms V(V1:,V1:)/300 I(Lin) Ti me A Figura 39 apresenta a tensã e a crrente ds LEDs. Cm pde ser bservad, a ndulaçã da crrente é de aprximadamente 65 ma, u seja, abaix ds 10% cnfrme recmendaçã da IEEE Std O rendiment simulad é de aprximadamente 95%. Este rendiment fi btid cnsiderand as características reais ds cmpnentes a serem utilizads n prtótip.

73 71 Figura 39 Tensã e crrente ds LEDs V 60.00V V 59.38V SEL>> 800mA V(C:1,C:) i 700mA 600mA 50.1ms I(DLed) 55.0ms 60.0ms 65.0ms 70.0ms 75.0ms 80.0ms 85.0ms 90.0ms 95.0ms 100.0ms Time A Figura 40 (a) apresenta a crrente d indutr L na frequência da rede de alimentaçã. Cm pde ser bservad através da Figura 40 (b), Figura 40 (c) e Figura 40 (d), respectivamente, à medida em que a tensã de entrada vai se aprximand de zer, a frma de il tende a uma frma de nda senidal, caracterizand a ressnância entre L e Cin. A Figura 41 (a) apresenta a tensã d capacitr Cin para baixa frequência e Figura 41 (b) a tensã d capacitr Cin para alta frequência n Md B. Cm pdese bservar, nível de energia prcessad pr Cin é mais significativ nas regiões nde s valres de vin sã próxims da passagem pr zer, u seja, na regiã nde nã há frneciment de energia da fnte vin para circuit. Assim, fica evidenciad cnceit ChargePump, que está relacinad diretamente a cmprtament de Cin. A Figura 4 apresenta as tensões sbre s capacitres Cb e CDC. Através de VCb é pssível bservar a açã ValleyFill. Também pdese bservar que VDC apresenta valres menres que Vp. Prtant, tamanh físic d capacitr de barrament trnase mais reduzid, pssibilitand a utilizaçã de capacitres cm tecnlgias diferentes das ds eletrlítics. Para finalizar, a Figura 43 apresenta a tensã e a crrente em um ds interruptres S. Cm pdese bservar, a cmutaçã crre sb tensã nula cntribuind para aument da eficiência d sistema.

74 7 Figura 40 Crrente n indutr L na frequência: (a) da rede; (b) de cmutaçã para Md 1; (c) de cmutaçã para Md A; (d) de cmutaçã para Md B..0A I L 0A.0A 50ms 55ms 60ms 65ms 70ms 75ms 80ms 85ms 90ms 95ms 100ms I(L) Time 1.93 A (a) 1.00 A I L,M A 1.00A.00A ms I(L ) 1.36 A ms ms ms ms ms Tim e (b) ms ms ms ms ms 1.00 A I L,MA 0 A 1.00A 1.40A 1.76 A I(L ms ) ms ms ms ms Tim ms e (c) ms ms ms ms 1.00 A I L,MB 0 A 1.00A 1.44A I(L ms ) ms ms ms ms Tim e (d) ms ms ms ms ms

75 73 Figura 41 Tensã sbre: (a) s capacitres CDC, Cin e V na frequência da rede; (b) capacitr Cin na frequência de cmutaçã para Md B. 50V V DC V Cin 00V 150V 100V V 50V 0s 10ms 0ms 30ms 40ms 50ms 60ms 70ms 80ms 90ms 100ms V(Cin:1,Cin:) V(Cdc:1,Cdc:) V(C:1,C:) Ti me 6.3V (a) 00.0V V Cin,MB 150.0V 100.0V 5.V ms ms ms 58.10ms ms 58.00ms 58.40ms 58.80ms 58.30ms ms ms ms ms 58.50ms ms ms V(Cin:1,Cin:) Time (b) Figura 4 Tensã sbre s capacitres Cb e CDC. 340V 30V 300V 80V 60V V DC V b 40V 0V 0s 10ms 0ms 30ms 40ms 50ms 60ms 70ms 80ms 90ms 100ms V(CB:1,CB:) V(Cdc:1,Cdc:) Ti me

76 74 Figura 43 Tensã e crrente em um ds interruptres S V S is ms ms ms ms ms 70.87ms ms ms ms ms 70.89ms ms ms ms ms 70.91ms ms V(S1)/150 I(S1) Time A Tabela 3 apresenta uma cmparaçã entre s valres das crrentes d indutr L calculads e simulads em cada um ds três mds de peraçã. Tabela 3 Cmparaçã entre valres calculads e simulads das crrentes d indutr L. Md 1 Crrente Calculad (A) Simulad (A) Diferença (A) Percentual I1 1,18 0,95 0,3 19% I 1,95 1,95 0 0% I3 0,85 0,74 0,11 13% I4 1,6 1,57 0,03 % Md A I1 1,1 1,16 0,05 4% I 1,9 1,5 0,04 3% I3 0,89 0,91 0,0 % I4 1,06 1,09 0,03,5% I5 1,11 1,18 0,07 6% Md B I1 1,83 1,75 0,1 4% I 1,6 1,6 0 0% A Tabela 4 apresenta s valres ds intervals de temps calculads e simulads para cada etapa em cada um ds três mds de peraçã.

77 75 Tabela 4 Cmparaçã entre valres calculads e simulads ds temps das etapas. Md 1 Temp Calculad (µs) Simulad (µs) Diferença (µs) Percentual t1,8,3 0,5 18% t,55 3,17 0,6 19% t3,5,68 0,18 6,5% t4,314,013 0,301 13% t5,685,7 0,015 0,5% t6,1 1,96 0,16 7,5% Ttal: 14,989 14,83 Md A t1 4,45 4,37 0,08 % t 1,5 1,5 0 0% t3 1,64 1,64 0 0% t4,98,85 0,13 4% t5 1,89 1,41 0,48 5% t6 0,978 1,51 0,53 35% t7 1,51 1,53 0,0 1% Ttal: 14,968 14,83 Md B t1 4,87 4,8 0,05 1% t 1,58 1, 0,38 4% t3,35, 0,15 6% t4 4,87 5,3 0,43 8% t5 1,3 1,4 0,1 7% Ttal: 14,97 14,9 Pdese bservar através ds valres apresentads nas tabeles 3 e 4 que s menres errs percentuais fram btids n md B. Cm este md fi utilizad para bter valr de L, esperase que mdel matemátic também seja validad através ds resultads btids ns ensais de labratóri.

78 76 5 RESULTADOS EXPERIMENTAIS Cm a finalidade de verificar mdel matemátic d cnversr prpst e s resultads alcançads pr simulações numéricas cmputacinal, neste capítul sã apresentads s resultads experimentais btids através ds ensais realizads em um prtótip desenvlvid em labratóri, cnfrme imagens apresentadas na Figura 44. Para acinament ds interruptres S1 e S, ptuse pel sciladr PWM SG355A. A utilizaçã deste circuit integrad (CI) pssibilita ajuste de crrente requerid pel driver dupl DRO100D5A utilizad para cndicinar sinal de gate ds MOSFETs de maneira islada. Para alimentar driver, é necessári utilizar a fnte DS3008A. Os ensais fram realizads para duas frequências de cmutaçã. Primeiramente fi utilizada uma frequência de cmutaçã de 67 khz e implementuse prtótip aplicand s parâmetrs especificads nas Tabelas 1 e d capítul 4. Na sequência, utilizuse uma frequência de 90 khz. Optuse em ensaiar cnversr cm uma frequência mais elevada cm bjetiv de avaliar rendiment d cnversr. É evidente que aument da frequência permite a cmpactaçã d sistema, característica muit imprtante para aplicações cm LEDs. Figura 44 Prtótip implementad d cnversr. Fnte: autria própria

79 RESULTADOS EXPERIMENTAIS COM 67 KHZ Na frequência de 67 khz prjet físic de L fi implementad cm núcle ETD9 N97 da Fair Rite. O indutr fi cnstituíd cm 57 espiras e utilizuse dis fis Litz (area 41) em paralel. O capacitr Cin fi btid utilizand um capacitr de 56 nf em paralel cm um capacitr de 68 nf. A Figura 45 apresenta as frmas de nda da tensã e da crrente da fnte de entrada vin, assim cm as frmas de nda da tensã e da crrente ds LEDs. A DHT da crrente da fnte de entrada btida é de 11,67%, cm tdas as harmônicas individuais dentr ds limites da IEC Classe C, cnfrme apresentad na Figura 46. Cnfrme pde ser bservad, a ndulaçã da crrente ns LEDs é de 68,7 ma, ttalizand 9,3% e ind a encntr da recmendaçã da IEEE Std A Figura 47 apresenta a variaçã da DHTi e d FP em funçã da variaçã da tensã da fnte de entrada entre 160 a 65 vlts eficazes. Nestas curvas verificase que tant a THDi quant FP apresentam valres dentr das especificações impstas pelas nrmas que regulamentam sistemas eletrônics para iluminaçã. Figura 45 Tensã e crrente da fnte de entrada, v in e i in,e de saída, V e I. C4 (V ) C3 (I ) C (V in ) C1 (I in )

80 78 Figura 46 Espectr harmônic da crrente de entrada. Figura 47 Curva da DHTi e d FP em funçã da variaçã da tensã de entrada. A Figura 48 apresenta a curva da variaçã da tensã de entrada em funçã da frequência de cmutaçã. Através desta curva, pdese avaliar a pssibilidade de implementaçã cm entrada universal utilizand razã cíclica fixa.

81 79 Figura 48 Espectr harmônic da crrente de entrada. A Figura 49 apresenta as frmas de nda da tensã sbre s capacitres Cin, CDC e Cb, assim cm a tensã de saída V. Cm pde ser bservad, a tensã de barrament VDC apresenta um valr médi em trn de 45 V, ficand abaix da tensã de pic da fnte de entrada que é da rdem de 311 V. Figura 49 Tensã sbre s capacitres Cin, CDC e Cb, e tensã de saída V. C4 (V Cb ) C1 (V Cin ) C3 (V DC ) C (V )

82 80 O cmprtament ValleyFill que caracteriza s Mds 1, A e B de peraçã d cnversr também pde ser verificad através da tensã sbre capacitr Cb. Também, na Figura 49, pdese bservar as características Charge Pump impstas pel capacitr Cin. É verificad que, para regiã nde a tensã da fnte de entrada se aprxima de zer, a tensã de Cin aumenta, garantind que fatr de crista da crrente de L seja reduzid. Cm fatr de crista reduzid, a ndulaçã da crrente ds LEDs também diminui. A Figura 50 apresenta as frmas de nda da tensã sbre capacitr Cin, primeiramente na frequência da rede de alimentaçã (60 Hz), e na sequência na frequência de cmutaçã (67 khz) para s três mds de peraçã d cnversr. Cm pde ser ntad, as frmas de nda de VCin da Figura 50 sã muit semelhantes as resultads btids na simulaçã e apresentads na Figura 41, assim cm às frmas de nda teóricas apresentadas na Figura 17, Figura 7 e Figura 34. Pdese bservar que a ressnância se trna cada vez mais expressiva na medida que a tensã da fnte de entrada se aprxima de zer. Figura 50 Tensã sbre capacitr Cin na frequência da rede e na frequência de cmutaçã para s três mds. Zm Zm Zm V Cin (t) V Cin,M1 V Cin,Ma V Cin,Mb

83 81 Assim cm apresentad na Figura 40 (a) btida na simulaçã, a Figura 49 apresenta a crrente d indutr L na frequência da rede. Já a Figura 5 apresenta as crrentes n indutr L na frequência de cmutaçã para s Mds 1, A e B. Em relaçã às características peracinais de saída d cnversr, a se analisar s valres máxims e mínims, principalmente em relaçã à frma apresentada na Figura 51, pdese cnstatar que cnversr apresenta uma frma de nda assimétrica, prém sem influenciar na crreçã d fatr de ptência, vist que a crrente de entrada nã apresentu qualquer assimetria. Figura 51 Crrente n indutr L na frequência da rede. i L (t)

84 8 Figura 5 Crrente n indutr L na frequência: (a) de cmutaçã para Md 1; (b) de cmutaçã para Md A; (c) de cmutaçã para Md B. C4 (I L,M1 ) C (V Cin,Ma ) (a) C4 (I L,Ma ) C (V Cin,Mb ) (b) C4 (I L,Mb ) (c)

85 Rendiment ( η ) Rendiment ( η ) 83 A Figura 53 apresenta a curva d rendiment (η) d cnversr para diferentes valres de ptência de saída. Na Figura 51 (a), temse uma variaçã de 0 % a 100 %, enquant que na Figura 51 (b) temse uma variaçã de 50 % a 100 %. Pdese bservar que máxim rendiment alcançad é de 93,5 % enquant que para a ptência nminal é de 93 %. Também pdese verificar que, para ptências de saída acima de 50 %, rendiment nã apresenta valres inferires a 93%. Os valres relativs a rendiment fram btids utilizand wattímetr (analisadr de ptência de precisã) Ykgawa WT500. Figura 53 Gráfic de rendiment d cnversr em funçã da variaçã da ptência de saída. Ptência de saída ( % ) (a) Ptência de saída ( % ) (b)

86 84 A Figura 54 apresenta a curva da variaçã da frequência de cmutaçã fs em funçã da ptência de saída d cnversr P. Observase que a variaçã é expressiva entre s valres máxims e mínims de ptência que pderá dificultar um eventual prjet de cntrle mantend razã cíclica fixa. Também existe um impact referente a prjet ds magnétics d cnversr que deve ser realizad em funçã ds valres mínims de frequência e valres máxims de ptência. Figura 54 Gráfic da variaçã da frequência de cmutaçã em funçã da variaçã da ptência de saída. A Figura 55 apresenta a curva da tensã sbre capacitr de barrament CDC em funçã da variaçã da frequência de cmutaçã fs. A variaçã da frequência de cmutaçã está relacinada cm a variaçã da ptência apresentada na Figura 54. É verificad que a tensã sbre capacitr reduz à medida em que a frequência de cmutaçã aumenta. É evidenciad também que, em relaçã a Figura 54, quant menr fr a ptência de saída menr será a tensã d capacitr CDC. Nestas cndições, a crreçã d fatr de ptência fica prejudicada.

87 85 Figura 55 Gráfic da variaçã tensã d capacitr C DC em funçã da variaçã da frequência de cmutaçã f s. A Figura 56 apresenta a tensã e puls de cmand de um ds interruptres MOSFETs. A cmutaçã ZVS é bservada, cntribuind para aument d rendiment d cnversr. Figura 56 Cmutaçã de um ds interruptres S.

88 86 5. RESULTADOS EXPERIMENTAIS COM 90 KHZ Na frequência de 90 khz, valr de L é de 47 µh. O prjet físic de L fi implementad apenas ajustand entreferr d indutr cnstruíd em 67 khz. Send assim, nã huve timizaçã d magnétic, que pde impactar negativamente n rendiment d cnversr. Nesta frequência, mantend a relaçã entre a frequência de cmutaçã e a frequência de ressnância (µ) de 1,35, valr d capacitr Cin calculad é de 3,15 nf, implicand na utilizaçã de um valr cmercial de nf. A Figura 57 apresenta as frmas de nda da tensã e da crrente da fnte de alimentaçã de entrada vin, assim cm as frmas de nda da tensã e da crrente ds LEDs. A DHT da crrente da fnte de entrada btida é de 1%, cm tdas as harmônicas individuais dentr ds limites da IEC Classe C, cnfrme apresentad na Figura 58. A ndulaçã da crrente ns LEDs é de 67,3 ma, ttalizand 9,3% e ind a encntr da recmendaçã da IEEE Std Figura 57 Tensã e crrente da fnte de entrada, v in e i in,e de saída, V e I. C3 (I ) C4 (V ) C (V in ) C1 (I in )

89 87 Figura 58 Espectr harmônic da crrente de entrada para frequência de 90 khz. Cnfrme pde ser bservad, aument da frequência da cmutaçã nã implicu na alteraçã d cmprtament d cnversr pis s valres, tant da DHT da crrente de entrada quant da ndulaçã da crrente ds LEDs, sã semelhantes as encntrads para a frequência de 67 khz. O rendiment btid através d wattímetr digital na ptência nminal de peraçã é de 9,8 %. A Figura 59 apresenta as frmas de nda da tensã sbre s capacitres Cin, CDC e Cb, assim cm a tensã de saída V. Verificase que a tensã sbre capacitr de barrament VDC apresenta valres médis em trn de 40 V, ficand abaix da tensã de pic da fnte de entrada que é da rdem de 311 V. Também é bservad através da tensã d capacitr Cb, cmprtament ValleyFill, bem cm as características ChargePump impstas pel capacitr Cin. A Figura 60 mstra a tensã sbre capacitr Cin e a crrente n indutr L, evidenciand efeit ChargePump sbre a ndulaçã da crrente il.

90 88 Figura 59 Tensã sbre s capacitres Cin, CDC e Cb, e tensã de saída V. C3 (V b ) C1 (V DC ) C (V Cin ) C3 (V ) Figura 60 Tensã sbre capacitr Cin e crrente n indutr L na frequência da rede cm cnversr perand em 90 khz. C1 (i L ) C (V Cin )