PROJETO E SIMULAÇÃO DE UMA UNIDADE LÓGICO-ARITMÉTICA DE 8 BITS COM TECNOLOGIA CMOS 0.35µm PARA APLICAÇÕES DIDATICAS

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1 Anas do ONISTE' 2º ongresso entífco da Semana Tecnológca IFSP 2 copyrght by IFSP 7-2 de outubro de 2 Bragança Paulsta SP Brasl PROJETO E SIMULAÇÃO DE UMA UNIDADE LÓGIO-ARITMÉTIA DE 8 BITS OM TENOLOGIA MOS.35µm PARA APLIAÇÕES DIDATIAS Alexandre Mançoba de Olvera alexandre.mancoba@unsantos.br entro de êncas Exatas e Tecnológcas Unversdade atólca de Santos Av. ons. Nébas Santos - SP Héctor Dave Orrllo Ascama Hector@pad.ls.usp.br Pervasve and Dstrbuted omputng Group Polytechnc School of the Unversty of Sao Paulo Av. Prof. Lucano Gualberto 58 trav. 3 dade Unverstára São Paulo - SP Sérgo Takeo Kofuj kofuj@pad.ls.usp.br Pervasve and Dstrbuted omputng Group Polytechnc School of the Unversty of Sao Paulo Av. Prof. Lucano Gualberto 58 trav. 3 dade Unverstára São Paulo - SP Luz arlos Morera lcm@unsantos.br Analog and Dgtal Integrated rcuts Laboratory Unversdade atólca de Santos Av. ons. Nébas Santos - SP RESUMO. Neste trabalho apresentaremos o projeto e smulação de uma ULA-Undade Lógco Artmétca de 8bts mplementado no processo.35µm da tecnologa MOS. Esta undade realza operações artmétcas de soma subtração comparação entre os operandos e funções lógcas AND e OR bt-a-bt. O crcuto completo da ULA fo smulado em undades com o smulador elétrco LTSpce e o layout com edtor de layout Mcrownd. As smulações apresentaram um tempo máxmo de atraso na ordem de ns. Palavras chaves: Undade Lógco-ArtmétcaMOS VLSI rcuto ntegrado.. INTRODUÇÃO A Undade Lógco-Artmétca é um dos prncpas blocos funconas de um processador nela são executadas operações lógcas e artmétcas sendo as operações lógcas realzadas bt-a-bt FREGNI & SARAIVA 995; TOI WIDMER e MOSS 27 e seu desempenho nfluenca dretamente o desempenho do processador logo uma ULA com bom desempenho é a chave para um processador de boa performance SUZUKI et al. 993 e PATTERSON e HENNESSY 25 em especal a undade artmétca LANGDON & FREGNI 987. Em função do fato de que a performance de um processador estar dretamente lgada ao desempenho da ULA percebe-se a grande mportânca do estudo do desenvolvmento das ULAs. Toda a operação artmétca realzada na ULA é baseada na operação de adção GÜNTZEL 23. A proposta neste trabalho tem sua undade artmétca formada pela combnação de oto blocos somadores completos full adder nterlgados pelo snal de va-um carry sendo capaz de realzar operações de soma e subtração de número bnáros de até 8 bts SRINIVASAN 23. As operações lógcas são realzadas por uma undade lógca formada pela combnação de oto blocos lógcos capazes de realzar as operações AND e OR com palavras de 8bts na forma paralela bt-a-bt. A ULA proposta possu duas entradas de oto bts para cada um dos dos os operandos uma saída de oto bts para o resultado da operação entradas de snas de controle que snalzam para a ULA a operação que deverá ser realzada bem como snas de saída que snalzam o estado fnal da operação realzada MANIÇOBA 2. Ao se ajustar os snas de controle e 2 prepara-se o crcuto nterno da ULA para realzar a operação correspondente entre os dos operandos dsponíves nas suas portas de entradas A e B. Logo após o resultado fca dsponível na porta de saída S e o estado da operação nas saídas de snalzação de estado. A técnca de projeto utlzada fo a de rede lógca de transstores MOS networks com base nos trabalhos de Radhakrshnan 99 e 999 Radhakrshnan Whtaker e Mak 985 e Kudva et al 996. Segundo J. A. Abraham 2 a técnca consste em desenvolver um crcuto MOS otmzado a partr de sua expressão lógca onde ncalmente se desenvolve a rede negatva N-network com transstores NMOS dreto da própra expressão logo após se desenvolve a rede postva P-network com transstores PMOS utlzando-se a negação da expressão e por fm combna-se as duas redes de forma a garantr o adequado funconamento. O crcuto lógco da ULA fo mplementado a partr da tecnologa de processo de fabrcação de crcutos ntegrados IBM Semcondutor.35µ 5HPE SGe BMOS Process da fabrcante de crcutos ntegrados MOSIS no programa de smulação com ênfase em crcutos ntegrados Smulated Program wth Integrated rcuts Emphass SPIE LTSpce versão 4.g e o desenho do mcrochp layout fo desenvolvdo e testado no programa Mcrownd vesão 2.6. O processador cujo coração é a ULA é um dos prncpas componentes na maora dos equpamentos computaconas PATTERSON & HENNESSY 25 sendo assm este trabalho poderá contrbur anda que de

2 Anas do ONISTE' 2º ongresso entífco da Semana Tecnológca IFSP 2 copyrght by IFSP 7-2 de outubro de 2 Bragança Paulsta SP Brasl forma sngela para um avanço na área de sstemas computaconas como um todo prncpalmente ao que tange a parte de estmulo acadêmco. Além dos motvos acadêmcos a pesqusa atual é motvada no fato de que estudos apontam que apesar das exportações brasleras estarem aumentando a ausênca de um expressvo setor produtor de tecnologa de componentes eletrôncos no país explca os elevados défcts comercas brasleros uma vez que a maor parte dos componentes eletrôncos dos bens produzdos no país são mportados BNDES 2. Sendo assm qualquer contrbução para o setor produtvo de componentes eletrôncos naconal anda que sngela poderá mpactar postvamente o setor no Brasl. 2. METODOS E PROJETO Este trabalho tem como objetvo geral apresentar o estudo e o desenvolvmento de uma ULA de 8bts com base em uma revsão bblográfca para fns acadêmcos. Além do objetvo geral este tem como objetvo específco o projeto e desenvolvmento de uma undade lógcoartmétca capaz de trabalhar com operandos e resultados de 8bts cujo desenvolvmento se deu através de projeto e smulação em tecnologa MOS.35µm usando a técnca de projeto full-custom VLSI e tendo como especfcações do projeto as seguntes característcas:. Entradas A e B bem como saída de resultados S todas de 8bts.. Operações realzadas na forma AoperaçãoB=Sresultado.. Operações artmétcas possíves: Soma subtração comparações de maor menor e gual. v. Operações lógcas possíves: lógca E e lógca OU. v. Seleção: uma palavra de 3 bts é utlzada para confgurar o modo de operação da ULA conforme a tab.. Tabela - Palavras de seleção de operação da ULA. ódgo 2 e Operação omparação Soma Subtração Lógca OR Lógca AND x Resulta zero As operações da ULA são dvddas em crcutos modulares sendo eles: undade somador/subtrator USS e módulo comparador M formando a undade artmétca UA undade lógca UL e multplexador de quatro entradas e uma saída. A fg. apresenta o dagrama da ULA proposta neste trabalho. Fgura - Dagrama da ULA proposta. O dagrama de lgações elétrcas pode ser vsto na fg. 2 onde são apresentados os blocos lógcos: mutplexador de quatro canas para um undade lógca barramentos de dados snas de controle undade somador/subtrator e módulo comparador cujo crcuto expanddo mostra sua topologa formada por dez nversores uma porta AND de duas entradas e uma porta AND de oto entradas.

3 Anas do ONISTE' 2º ongresso entífco da Semana Tecnológca IFSP 2 copyrght by IFSP 7-2 de outubro de 2 Bragança Paulsta SP Brasl Fgura 2 - Dagrama elétrco da ULA de 8bts proposta contendo os módulos somador/subtrator undade lógca mutplexador barramentos e crcuto comparador. Segue o estudo detalhado de cada módulo que compõe a ULA proposta sendo que o prmero a ser apresentado é a undade somadora/subtratora vsto sua relevânca no que dz respeto ao cerne das funções artmétcas. 2.. Undade Somadora/Subtratora O módulo somador é base para o projeto da undade de soma e subtração USS que fo adaptado do somador de um bt proposto na lteratura por Fregn e Sarava 995 e Tocc Wdmer e Moss 27. O somador de um bt realza adção em únca coluna bnára da cadea de bts como lustra a fgura 3. A operação de adção nca ao somar-se os bts menos sgnfcatvos LSBs da prmera e da segunda palavras sendo assm += ou seja a soma dos dos bts menos sgnfcatvos resulta um bt menos sgnfcatvo gual a e um bt va-um carry out gual a. O bt va-um da coluna anteror é recebdo na próxma coluna como vem-um que chega carry n e é somado aos bts da segunda coluna em evdênca na fg.3 assm: ++= ou seja a soma de com os dos dos bts resulta em zero e um bt o gual a e assm até a soma dos bts mas sgnfcatvos MSBs. Fgura 3 - Estudo e modelo do somador bt-a-bt proposto por Fregn e Sarava 995 e Tocc Wdmer e Moss 27 onde a representa a soma paralela b uma únca coluna da soma com o detalhe do bt recebdo carry n da soma anteror e o bt que va para soma segunte carry out e c o modelo algébrco. omo pode ser observado na fg. 3 as colunas da soma bnára representando cada qual um módulo somador são nter-relaconadas pelo bt va-um carry out que se propaga entre elas onde o bt va-um carry out que tem orgem na coluna anteror é o carry n é somado com os operandos A e B da posção. Já o bt va-um que tem como destno a próxma coluna é o o carry out. As expressões para S e o são vstas nas Equações e 2:

4 Anas do ONISTE' 2º ongresso entífco da Semana Tecnológca IFSP 2 copyrght by IFSP 7-2 de outubro de 2 Bragança Paulsta SP Brasl 2 Para realzar uma operação de subtração entre os operandos apartr do somador realza-se o complemento bt-a-bt do subtraendo e realza-se a soma com o mnuendo com o= sto é B= uma vez que neste caso o snalzador vaum se torna empresta-um FREGNI & SARAIVA 995. Para mplementar o controle entre as operações de subtração e adção fo nserdo o snal de modo de operação M como mostra a Equação 3: 3 om base nas Equações e 3 desenvolveu-se no LTSpce o crcuto lógco do somador/subtrator completo de bt como mostra a fg. 4: Fgura 4 - rcuto lógco somador/subtrator de bt. A tab. 2 lustra a forma de controle da USS a partr do snal de controle na porta M nele confguramos a undade para realzar soma ou subtração. Tabela 2 Bt de seleção de operação da USS. ódgo M Operação Soma Subtração Para realzar o teste por smulação Spce da USS fo aplcado snas de entrada ajustados de acordo com a matrz de vetores apresentada na Equação 4: 4 A fg. 5 apresenta as formas de onda dos snas dos operandos A e B do snal de carry n e o snal de controle M e as formas de onda de saída carry out o e de resultado S. O snal de entrada esta operando a um clock de GHz com almentação Vdd=35V. Em realce dos nstantes onde são estudados os tempos necessáros para a realzação de cada operação. o B A A B B A S + = = o A A B M + + = ns e t p e M B A t t t t 75 ;5;;5;2;25;3;35;4;45;5;55;6;65;7 / = =

5 Anas do ONISTE' 2º ongresso entífco da Semana Tecnológca IFSP 2 copyrght by IFSP 7-2 de outubro de 2 Bragança Paulsta SP Brasl Fgura 5 - Formas de onda da operação da undade somadora/subtratora smulada no LTSpce. A uma freqüênca de GHz com Vdd=35V a USS realza uma operação de soma em 9ps e uma operação de subtração em 25ps como pode ser observado na fg. 6. a b Fgura 6 - Forma de ondas da smulação Spce da USS onde é observado em a o tempo de 9ps para realzar uma operação de soma e em b o tempo de 25ps para realzar uma subtração. A fg. 7 apresenta o layout MOS.35µm do módulo somador/subtrator de bt com realce dos poços com dopagem tpo n N-well e substrato tpo p S-P devdamente polarzados. Fgura 7 - Layout MOS.35µm do módulo somador/subtrator de bt desenhado no programa McroWnd.

6 Anas do ONISTE' 2º ongresso entífco da Semana Tecnológca IFSP 2 copyrght by IFSP 7-2 de outubro de 2 Bragança Paulsta SP Brasl Ao assocarmos múltplas USS em paralelo formamos uma USS capaz de realzar operações com palavras de N bts sendo N o número de USS de bt assocadas em paralelo. A USS paralela é um somador/subtrator smples e econômco entretanto apresenta um atraso em sua execução. Esse tpo de arranjo é chamado somador/subtrator de propagação do va-um rpple carry adder/subtractor sendo desenvolvdo através da smples assocação em cascata de USS de bt como se observa na fg. 7. Fgura 8 - Somador/Subtrator de 8 bts com propagação do va-um. O atraso apresentado durante a operação desta undade de soma e subtração é equvalente a soma dos atrasos da saída va-um carry out das USS de bt. Neste caso a USS de 8bts proposta apresenta um atraso de aproxmadamente 96 camadas de transstores entre a transção do bt va-um ao 8 o que equvale ao tempo de propagação de.9ns por operação. A fg. 8 apresenta o Layout do crcuto da USS de 8bts Módulo comparador Fgura 9 - Layout da USS de 8bts em tecnologa MOS.35 um desenhado no Mcrownd. O comparador ou comparador de magntude aqu apresentado como módulo comparador M é um crcuto lógco combnaconal que realza a comparação de duas palavras bnáras e gera uma saída S codfcada que ndca qual destas palavras A e B tem maor magntude TOI WIDMER e MOSS 27. O M em realce na fg. e em destaque na fg.9 opera em conjunto com a USS confgurada para realzar operações de subtração. Ao ser realzada a operação de subtração entre os operandos A A 7 A 6 A 5 A 4 A 3 A 2 A A e B B 7 B 6 B 5 B 4 B 3 B 2 B B o M montora o resultado da operação e nforma se A=B se A<B ou se A>B. Fgura Setup de teste Spce do módulo comparador.

7 Anas do ONISTE' 2º ongresso entífco da Semana Tecnológca IFSP 2 copyrght by IFSP 7-2 de outubro de 2 Bragança Paulsta SP Brasl No caso em que os operandos são guas o resultado da operação de subtração será b o que atvará a saída da porta AND com oto entradas negadas vde fg. nformando que A=B através do resultado b na porta S. Já no caso onde o operando A é maor do que B o resultado da subtração será dferente de zero o que habltará a prmera condção para o teste de A>B e sendo um resultado postvo ou seja 8 = habltando a segunda condção para o teste A>B o resultado b é apresentado na porta S. No últmo caso em que A<B o resultado da subtração de A e B é negatvo 8 = o que gera o valor de saída S gual a b. Fgura rcuto da porta AND com oto entradas negadas utlzada no módulo comparador. Para realzar testes Spce no M um SETUP de testes fo montado de forma a permtr a comparação dos operandos A e B segundo a matrz de teste apresentada na Equação 5. A t = B t p / t = ;2 e32 ns A fg. 2 apresenta as formas de onda dos snas dos operandos A e B dos snas A=B ss A>B ss e A<B ss2 e dos snas de A-B n3-n com almentação Vdd=35V. 5 Fgura 2 - Formas de onda da operação do crcuto do módulo comparador smulado no LTSpce. Durante os testes por smulação Spce percebeu-se que o módulo comparador apresentou um funconamento adequado nformando corretamente o resultado da comparação entre os operandos A e B sendo que o tempo de resposta do módulo comparador é de 6ns para o caso em que A=B 293ps para o caso em que A>B e fnalmente constatou-se que o módulo comparador leva aproxmadamente 9ns para apresentar o resultado quando A<B. Os tempos de operação podem ser vstos em realce na fg. 3.

8 Anas do ONISTE' 2º ongresso entífco da Semana Tecnológca IFSP 2 copyrght by IFSP 7-2 de outubro de 2 Bragança Paulsta SP Brasl Fgura 3 - Formas de onda da smulação Spce do módulo comparador evdencando os tempos para realzar as possíves comparações Undade lógca As operações lógcas em uma ULA são realzadas sobre cadeas de bts sendo assm quando se realza uma operação lógca entre os operandos A e B de uma ULA a operação é realzada bt-a-bt entre todos os bts dos dos operandos. A undade lógca UL proposta realza funções lógcas sobre os operandos A e B conforme a confguração do snal de controle ou seja o snal de controle especfca que função lógca será realzada. A tab. 3 lustra os snas de controle da UL a partr do snal de controle na porta onde confguramos a undade para realzar a função lógca OR ou AND. Tabela 3 Bt de seleção de operação da UL. ódgo Operação função S=A+B OR S=AB AND A fg. 3 apresenta o setup de teste do crcuto da UL nele é possível dentfcar que as funções lógcas aplcadas aos operandos são realzadas bt-a-bt ou seja: A= A 7 A 6 A 5 A 4 A 3 A 2 A A B= B 7 B 6 B 5 B 4 B 3 B 2 B B desta forma se: = então S=AB sendo assm S n = A n B n Fgura 4 - Setup de teste Spce da undade lógca.

9 Anas do ONISTE' 2º ongresso entífco da Semana Tecnológca IFSP 2 copyrght by IFSP 7-2 de outubro de 2 Bragança Paulsta SP Brasl A fg. 4 apresenta as formas de onda dos snas dos operandos A e B dos snas S=A+B para = e S= AB para = com almentação Vdd=35V. Fgura 5 - Formas de onda da operação do crcuto da undade lógca smulado no LTSpce lustrando o tempo de atraso para apresentar o resultado da função AND em 22ns e 86ps para função OR. 3. ONLUSÕES A ULA de 8bts proposta neste trabalho fo projetada com base em crcutos dgtas propostos por Langdon e Fregn 987 Fregn e Sarava 995 e Tocc Wdmer e Moss 27. Todo o crcuto fo projetado em tecnologa MOS.35µm em ambente de projeto e smulação Spce com o auxílo dos softwares LTSpce e Mcrownd com parâmetros de projetos MOSIS IBM Semcondutor.35µ 5HPE SGe BMOS Process. O projeto da ULA fo dvddo em módulos solados para organzar a arqutetura nterna do crcuto e permtr que fossem realzados testes e smulações separadamente relaconando assm os resultados dos testes para obter o resultado do funconamento da ULA como um todo. As undades são: undade somadora/subtratora de 8bts módulo comparador de 8bts e undade lógca de 8bts além do multplexador de para 4 canas de 8bts. A undade somadora/subtratora usa a topologa de propagação de va-um rpple carry o que tornou o crcuto smples em detrmento do atraso de propagação do snal de carry entre as undades somadoras/subtratoras de bt o que leva.9ns aproxmadamente. O módulo comparador é formado por um crcuto dgtal que analsa o resultado da operação de subtração entre os operando e apresenta na forma de códgos o resultado da operação desta forma os tempos de atraso do módulo de comparação fcam entre os maores regstrados sendo eles: 6ns para o caso em que A=B 293ps para o caso em que A>B e por fm 9ns para apresentar o resultado quando A<B. As operações lógcas AND e OR da undade lógca são realzadas bt-a-bt em paralelo o que garante um tempo de resposta de 22ps para a função AND e 86ps para a função OR. Os testes foram realzados em um sstema de teste que compreenda a realzação de setups separados para cada módulo obtendo-se o resultado do funconamento de cada módulo que compõe a ULA de 8bts proposta.

10 Anas do ONISTE' 2º ongresso entífco da Semana Tecnológca IFSP 2 copyrght by IFSP 7-2 de outubro de 2 Bragança Paulsta SP Brasl 4. REFERÊNIAS ABRAHAM J. A. Implementng Logc n MOS Notas de aula Departament of Electrcal and omputer Engnnerng at The Unversty of Texas Austn Set/2. BNDES Banco Naconal do Desenvolvmento. Horzonte de nvestmentos 27-2: Uma síntese Dsponível em: < conhecmento/lv_perspectvas/2.pdf>. Acesso em: 9 de junho de 2. FREGNI Edson; SARAIVA Antono Mauro. Engenhara do projeto logco dgtal: concetos e pratca. Sao Paulo: E. Blucher p. GÜNTZEL José Lus. Projeto de um Undade Lógco-Artmétca ULA. Unversdade Federal de Pelotas. Pelotas 23. KUDVA Prabhakar et al. Synthess of Hazard-free ustomzed MOS omplex-gate Networks Under Multple- Input hanges. IB T.J. Watson Research enter LANGDON Glen George Jr. e FREGNI Edson. Projeto de computadores dgtas. São Paulo: E. Blucher p. MANIÇOBA Alexandre. Projeto I - Passo a passo para a cração de um mcroprocessador de 4 bts. Regstradores. Ula. Undade de ontrole. Notas de aula entro de êncas Exatas e Tecnológcas da Unversdade atólca de Santos Santos março de 2. MOSIS - Integrated rcut Fabrcaton Servce. IBM.35 Mcron 5HPE Process. Dsponível em: < Acesso em: de junho de 2. PATTERSON Davd A.; HENNESSY John L.. omputer organzaton and desgn: the hardware/software nterface. 3. ed. Boston: Morgan Kaufmann Publshers p. ISBN TOI Ronald J. WIDMER N. S. e MOSS G. L. Sstemas dgtas: prncípos e aplcações.. ed. São Paulo: Prentce Hall 27. xx 84 p. ISBN RADHAKRISHNAN Damu Desgn of MOS crcuts IEE Proceedngs-G Stevenage UK. Vol. 38 n. pp fev/99. RADHAKRISHNAN Damu Swtchng actvty n MOS pass networks IEE Electroncs Letters Onlne Stevenage UK. Vol. 35 n. 24 pp Nov/999. RADHAKRISHNAN Damu WHITAKER Sterlng R. and MAKI Gary K. Formal Desgn Procedures for Pass Transstor Swtchng rcuts IEEE Journal of Sold-State rcuts. Vol. S-2 n. 2 pp Apr/985. SRINIVASAN handra. Arthmetc Logc Unt ALU desgn usng reconfgurable MOS logc f. Tese Mestrado de êncas em Engenhara Elétrca Lousana State Unversty and Agrcultural and Mechancal ollege Lousana 23. SUZUKI Makoto et al. A.5ns 32b MOS ALU n Double Pass-Transstor Logc ISS 93 IEEE Internatonal Sold-State rcuts onference Sesson 5 pp NOTA DE RESPONSABILIDADE O autor é o únco responsável pelo conteúdo deste artgo.