CONVERSOR ANALÓGICO-DIGITAL INTEGRADOR A CAPACITOR CHAVEADO COM FAIXA DE ENTRADA PROGRAMÁVEL

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1 X ngress Brasileir de Autmática / 12 a 16 Setembr 21, Bnit-MS. ONESO ANALÓGO-DGTAL NTEGADO A APATO HAEADO OM FAXA DE ENTADA POGAMÁEL AFAEL O. NUNES 1, EANDO. GOMES 2, SEBASTAN Y.. ATUNDA 1, DOMADSON. BELFOT 1, AMUNDO. S. E FEE 3, FENANDO. DE SOUSA 4 1 Universidade Federal d Maranhã, Sã Luis MA, Brasil 2 nstitut Federal de Educaçã d Maranhã, Sã Luis MA, Brasil 3 Universidade Federal de ampina Grande, ampina Grande PB, Brasil 4 Universidade Federal de Santa-atarina, Flrianóplis S, Brasil rafaelliveiranunes@htmail.cm, evandrgmes@ifma.edu.br, catunda@dee.ufma.br, dimadsn@gmail.cm, rcsfreire@dee.ufcg.edu.br, rangel.fernand@gmail.cm Abstract This wrk prpses architecture f a prgrammable switched-capacitr multi-slpe run-up integrating analg-tdigital cnverter with prgrammable input range. The prpsed circuit is intended t replace prgrammable analg cnditining circuits using peratinal amplifiers nrmally needed t widen the applicatin pssibilities f Systems-On-hip with different types f sensrs. Behaviral simulatin results are presented t validate the architecture prpsed. Keywrds analg-t-digital cnverter, switched-capacitr, integrating cnverter, multi-slpe cnverter, prgrammable circuits, systems-n-chip. esum Neste artig é apresentad a arquitetura de um cnversr analógic-digital integradr multi-rampa a capacitr chavead cm faixa dinâmica de entrada prgramável. O circuit prpst pde ser utilizad para substituir circuits de cndicinament analógics prgramáveis cm amplificadres peracinais, nrmalmente necessáris para aumentar as pssibilidades de aplicações de Sistemas n-hip cm diferentes tips de sensres. Os resultads das simulações cmprtamentais sã apresentads para validaçã da arquitetura prpsta. Palavras-chave cnversr analógic-digital, capacitr chavead, cnversr integradr, cnversr multi-rampa, circuits prgramáveis, sistemas n-chip. 1 ntrduçã A fim de aumentar a faixa de aplicações de um sistema de mediçã, permitind seu us cm diferentes tips de sensres, circuit de cndicinament analógic deve ser prgramável. A prgramaçã deste estági, nrmalmente realizad de frma digital, deve prprcinar diferentes valres de ganhs e, para sinais de terminaçã única, ajuste d nível cc, que impõe restrições de prjet, cmprmiss entre a esclha adequada ds númers de valres discrets de prgramaçã, perda de resluçã e pssível perda da faixa de mediçã. O prblema referente à prgramaçã digital fi apresentad em atunda (23), nde s prcediments prpsts nesse artig trnaram pssível encntrar cnjunt mínim de valres de prgramaçã dentr de uma faixa determinada, assegurand a faixa de mediçã cmpleta e mantend a perda de resluçã da mediçã dentr ds limites aceitáveis. Esta metdlgia fi psterirmente aplicada em Belfrt (28), em que um circuit de cndicinament prgramável a capacitres chaveads fi prpst empregand dis estágis de amplificaçã e ajuste d nível cc através de um cnversr digitalanalógic. Entretant, geralmente para circuits analógics, quant mair númer de circuits e estágis de cndicinament n canal de mediçã, mair será a incerteza intrduzida a sistema. Este prblema pde ser minimizad através da transferência da prgramabilidade d circuit de cndicinament para cnversr analógic-digital. Neste trabalh, prpõe-se uma arquitetura para cnversr analógic-digital a capacitres chaveads cm faixa de entrada prgramável, que pssa ser empregada em circuits mists de Sistemas n-hip. A arquitetura básica esclhida para este trabalh fi cnversr analógic-digital integradr multi-rampa prpst em Geke (1989), que é apresentada na seçã seguinte. 2 nversr Analógic-Digital Multi-ampa de Temp ntínu A arquitetura d cnversr analógic-digital integradr multi-rampa em temp cntínu é mstrada na Figura 1. O cnceit desta arquitetura é que sinal de entrada está sempre aplicad enquant as tensões de referência + e sã aplicadas em cada 4189

2 X ngress Brasileir de Autmática / 12 a 16 Setembr 21, Bnit-MS. instante k, através das chaves P e N, durante um interval de temp fix Δt, dependend se a tensã de saída d integradr fr negativa u psitiva, respectivamente. Para cada instante de temp, as tensões de referência sã aplicadas e s cntadres N P e N N (que sã clcads em zer n cmeç da peraçã) sã incrementads, respectivamente. A carga ttal acumulada n capacitr de saída após N períds é dada pela sma das cntribuições de carga da tensã de entrada e das tensões de referência psitiva e negativa, que resulta numa tensã de saída: Ni t NPt NNt P N (1) Figura 2. Arquitetura d cnversr analógic-digital integral multi-rampa a capacitr chavead. 3.1 Descriçã da peraçã d circuit O circuit apresentad na Figura 2 pera cm duas de clck nã sbrepstas, ɸ e γ, que cntrla fechament e a abertura das chaves 1 e 2, respectivamente. As chaves A e B sã, também, cntrladas pelas ɸ e γ se a tensã de saída d circuit cmparadr fr um nível lógic 1, cas cntrári, se nível lógic na saída d cmparadr fr, as chaves A e B sã cntrladas pr γ e ɸ, respectivamente. Dessa frma, a peraçã d circuit em um instante de temp k pde ser resumida pela Tabela 1. Figura 1. Arquitetura d cnversr analógic-digital integral multi-rampa de temp cntínu. nsiderand que a carga n capacitr de saída seja zer n final da cnversã, a relaçã entre sinal de entrada e númer das cntagens psitivas e negativas é dada pr: NN N P N P N (2) em que N = N P + N N é númer ttal de períds necessáris para uma cnversã analógic-digital cmpleta. 3 Arquitetura Prpsta A arquitetura prpsta é baseada n cnversr analógic-digital integradr multi-rampa de temp cntínu, mas empregand a técnica de capacitres chaveads n lugar de resistres cnfrme mstrad na Figura 2. Essa arquitetura utiliza apenas uma tensã e um capacitr para implementar a transferência de cargas psitivas e cargas negativas da referência n integradr. A peraçã de adiçã u subtraçã de cargas d integradr é realizada através da seleçã adequada da sequência de chaveament, de acrd cm resultad da tensã de saída d circuit cmparadr, cnfrme será explicad psterirmente. Q * Q * Q O Tabela 1. Sequência de Operaçã. k γ k Q k 1 Q k1 Q k Q k 1 Q k1 Q k Q k1 Q k Q k 1 k 1 1 k 1 k k 1 N iníci da cnversã, capacitr de saída é clcad em zer através da chave de ST, que permanece aberta durante td temp da cnversã. Na fase ɸ, têm-se s cntadres N P e N N inicialmente zerads e inici de carregament d capacitr. Na fase γ, a tensã n capacitr de saída é igual a valr d sinal de entrada multiplicad pel ganh /, cmpletand um cicl. Na fase ɸ d segund cicl, se a tensã d capacitr de saída fr mair que a tensã na entrada inversra d cmparadr, a sequência de fechament das chaves será, primeiramente, A, subtraind a tensã d capacitr de saída pel prdut da tensã de referência cm ganh / e depis B que descarregará. as cntrári, se a tensã d capacitr de saída fr menr que a tensã na entrada inversra d cmparadr, a sequência de fechament das chaves será B e depis A, smand a tensã de referência, multiplicada pel ganh /, e a tensã d sinal de entrada, multiplicada pel ganh /, a capacitr de saída. N final de cada cicl, s cntadres sã in- 419

3 / X ngress Brasileir de Autmática / 12 a 16 Setembr 21, Bnit-MS. crementads u decrementads de acrd cm nível lógic d cmparadr. O prcess de cnversã descrit cntinua até atingir N cicls, nde N = 2 r+1 e r é a resluçã d cnversr em bits. Para esta arquitetura, a relaçã da tensã de entrada e da cntagem psitiva e negativa pde ser encntrada pr: NN NP N 3.2 Faixa a tensã de saída d integradr (3) O circuit prpst é prjetad para ser usad cm uma fnte de tensã simples. Dessa frma, a tensã de saída d integradr nã pde estar abaix de zer vlt. Para evitar essa situaçã, a tensã de saída mínima d integradr deve ser cnsiderada, e este cas acntecerá quand a tensã de entrada fr zer, uma vez que sinal de entrada smente adicina valres psitivs à tensã de saída. Assim: min (4) Para limitar a tensã de saída d integradr em um valr mínim igual a zer, cm (4), pde-se determinar valr da tensã de cmparaçã cm: 3.3 Faixa Dinâmica ds alres de Prgramaçã A fim de nã mdificar a faixa da tensã d capacitr de saída, um capacitr prgramável é esclhid de tal frma a substituir capacitr fix da arquitetura mstrada na Figura 2, cm seu valr mínim igual a. O valr máxim de em (3) define a faixa de entrada. Assim, valr de pde ser determinad pr: max (8) / Figura 3. Faixa da tensã de saída d integradr versus tensã de entrada, nrmalizads pr P (5) De um lad, a tensã de saída n integradr adquire cntribuições psitivas d sinal de entrada e da tensã de referência. A tensã máxima de saída d integradr acntecerá para valr máxim de tensã d sinal de entrada, e se esse valr fr igual à tensã de referência, entã será determinad pr: Pde-se bservar em (8) que reduzind a faixa dinâmica de entrada é equivalente a aplicar um ganh a sinal de entrada. Na arquitetura prpsta, fram esclhids cinc valres de capacitância que, selecinadas digitalmente, definem a faixa dinâmica d cnversr. Na Figura 4 sã mstrads s valres ds capacitres e faixa dinâmica máxima crrespndente d cnversr para cada capacitância. max P (6) Assumind que valr mínim de é igual a valr de e a tensã de saída máxima é também dada pr, entã é pssível determinar, a partir de (6), a relaçã entre e cm: 3 (7) A tensã máxima e mínima alcançadas na saída d integradr, btidas de simulações cmprtamentais, estã apresentadas na Figura 3 para um cnversr analógic-digital de 1 bits de resluçã cm funçã da tensã de entrada, nrmalizada pr, pr = 3 e =. 3.4 Mds de Operaçã A fim de prprcinar à arquitetura apresentada na Figura 2, flexibilidade de mediçã quant a tip d sinal de entrada, utr ram a capacitr chavead fi adicinada na estrutura. m esse nv ram, através de uma chave digital, s mds de peraçã d cnversr pdem ser selecinads. Os mds de peraçã adicinads sã: sinais de terminaçã única, sinais diferenciais, ajustes e calibraçã. Dessa frma, incluind as chaves, cnversr passa a apresentar a estrutura mstrada na Figura

4 Saida Digital Saida Digital () Saída Digital X ngress Brasileir de Autmática / 12 a 16 Setembr 21, Bnit-MS nversr 8 bits in = 2 pf in = 4 pf in = 8 pf in = 16 pf in = 32 pf Entrada Analógica Figura 4. Faixa dinâmica de entrada d cnversr para valres d capacitr prgramável. A partir da metdlgia apresentada em atunda (23) e para circuit de cndicinament cm um estági de amplificaçã apresentad em Belfrt (28), s valres das razões de ajuste da faixa dinâmica sã dadas cm Γ 1 = {1, 1.5, 2, 3, 4, 6, 8, 12, 16}. Esses valres de ganh garantem uma perda de resluçã menr que 1 bit para um ganh desejad de 1 a 32. Esses valres também definem a razã entre e cnfrme já mencinad. As simulações cmprtamentais fram iniciadas através de simulações d algritm de cntrle ds capacitres chaveads a fim de analisar as cntribuições de carga d sinal de entrada e d sinal de referência. Para uma tensã de referência cm = 2.56 e resluçã de 8 bits, é ilustrada na Figura 6 a análise cmprtamental das d cnversr e a tensã de saída d integradr para um sinal de entrada de 1, em funçã d instante de peraçã k. A razã entre s capacitres é dada pr = 3 e = Γ. Na Figura 7 é mstrad valr da saída digital (inteir) em funçã d sinal de entrada para = 8, nde se pde bservar que a faixa dinâmica d sinal de entrada é.32 (1/8 de 2.56 ) Figura 6. Tensã de saída d integradr para uma tensã de entrada de 1, 8 bits de resluçã em funçã d instante de peraçã k (5 primeirs valres). k nversr 8 bits 255 Figura 5. Arquitetura d cnversr analógic-digital integradr multi-rampa a capacitr chavead cm mds de peraçã selecinads digitalmente Para sinais diferenciais, a tensã D é ajustada para valr mínim da faixa dinâmica d cnversr a fim de garantir que valr mínim negativ d sinal de entrada diferencial seja crrespndente a valr zer da faixa d cnversr. Essa tensã será ajustada através de um cnversr digital-analógic n circuit de cntrle. 4 esultads Simulads Entrada analógica Entrada analógica Figura 7. alr digital de saída para = 8 em funçã d sinal de entrada. m segunda etapa d trabalh, a arquitetura prpsta na Figura 5 fi simulada em ambiente SPE, cm cmpnentes analógics e digitais próxims das características reais, necessárias para desenvlviment em micrestruturas de transistres. Os mdels utilizads para amplificadr peracinal e para cmparadr de tensã crrespndem, respectivamente, as mdels d LM6132 e LM319 da Natinal Semicnductr. O cntadr crescente-decrescente e registradr de deslcament, empregads n circuit, fram s circuits integrads D4516 e D O registradr de deslcament é respnsável pela divisã pr dis da cntagem final. As simulações em ambiente SPE fram realizadas para um sinal de entrada de 1 e tensã de referên

5 () () () () X ngress Brasileir de Autmática / 12 a 16 Setembr 21, Bnit-MS. cia de 2,56. O capacitr prgramável fi ajustad para = 2 pf e freqüência de clck equivalente a 1MHz. Duas resluções fram testadas para essas especificações, 4 e 5 bits. A cmparaçã entre s valres da tensã d capacitr de saída e ds valres simulads pel algritm em MATLAB fi realizada, btend resultads satisfatóris n prcess de cnversã. Os resultads d algritm sã mstrads na Figura 8, para uma resluçã de 4bits, e na Figura 9, para uma resluçã de 5 bits. Os resultads simulads em ambiente SPE sã mstrads na Figura 1, para uma resluçã de 4bits, e na Figura 11, para uma resluçã de 5 bits..7.6 nversr 4 bits nversr 4 bits Figura 1. Simulaçã em SPE d cnversr cm resluçã de 4 bits Figura 8. Simulaçã em MATLAB d cnversr cm resluçã de 4 bits nversr 5 bits,7,6,5,4,3,2,1 nversr 5 bits Figura 11. Simulaçã em SPE d cnversr cm resluçã de 5 bits. Quant a amplitude d jitter, um capacitr de filtragem pde ser inserid na arquitetura entre s terminais d integradr, cm valr mínim igual à capacitância de saída e valr máxim de pel mens 3 vezes valr da capacitância de saída. as, esse capacitr seja necessári, dependend d mdel d amplificadr peracinal utilizad, instante de temp da chave ST deve ser cnsiderad para nã crrer falhas de cnversã Figura 9. Simulaçã em MATLAB d cnversr cm resluçã de 5 bits. 5 nsiderações finais Neste trabalh fi prpsta uma arquitetura de cnversr analógic-digital integral multi-rampa a capacitr chavead cm faixa dinâmica de entrada prgramável. Os resultads das simulações cmprtamentais e das simulações ds macr-blcs em ambiente SPE apresentaram desempenh desta arquitetura, pssibilitand seu desenvlviment em micrestruturas a transistr. 4193

6 X ngress Brasileir de Autmática / 12 a 16 Setembr 21, Bnit-MS. Agradeciments Os autres agradecem a APES, NPq e FAPEMA pel api financeir que ajudu na cnclusã desta pesquisa. eferências Bibligráficas Belfrt, D..; atunda, S.Y..; Suza, F..; Dantas, J.P.M. & Freire,..S. (28). Prgrammable Analg Signal nditining ircuit fr ntegrated Systems. nstrumentatin and Measurement Technlgy nference, EEE MT. l. 1, pp atunda, S.Y..; Naviner, J.F.; Deep, G.S. & Freire,..S. (23). Designing a prgrammable analg signal cnditining circuit withut lss f measurement range. nstrumentatin and Measurement, EEE Transactins, l. 52, N. 5, pp Geke, W. (1989). 8.5-Digit ntegrating Analg-t- Digital nverter with 16-Bit, 1,-Sampleper-Secnd Perfrmance. HP Jurnal l. 4, N. 2, pp