Portas Lógicas CMOS. Paulo F. Butzen

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Benedita Álvaro Farias
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1 Prtas Lógicas CMOS Paul F. Butzen

2 Curs de Prjet de Circuits Integrads 2/51

3 Curs de Prjet de Circuits Integrads Definiçã da Arquitetura Flux de Prjet Autmatizad Prblema / Necessidade: Rastreament bvin TV Digital Mnitrament de Prcesss... Cnjunt prédefinid, prjetad e caracterizad de prtas lógicas Bibliteca de Células Envi para Fabricaçã 3/51

4 Outline Apresentaçã ds prjets lógic, elétric e físic de prtas lógicas CMOS cmbinacinais e sequenciais, bem cm das suas características elétricas e análise de desempenh Lógica de cm chaves Transistr MOS cm chave Lógica Cmbinacinal CMOS Prjet Lógic Prjet Físic Características Temprais e de Ptência Prjet Elétric Lógica Sequencial Latches Flip-Flps 4/51

5 Lógica cm Chaves Assciaçã cm Registr Hidráulic Permite flux de água Chaves Tranca flux de água 5/51

6 Lógica cm Chaves Assciaçã cm Registr Hidráulic X A B Y Existirá flux de água entre s pnts X e Y se registr A E se registr B permitirem A B A B A B A B X Y X Y X Y X Y 6/51

7 Lógica cm Chaves Assciaçã cm Registr Hidráulic X A B Existirá flux de água entre s pnts X e Y se registr A OU se registr B permitirem Y A A A A B B B B X Y X Y X Y X Y 7/51

8 Transistr MOS NMOS PMOS 8/51

9 Transistr MOS cm Chave 9/51

10 Transistr MOS cm Chave 10/51

11 Prtas Lógicas CMOS Família Lógica CMOS Plan Pull-up (PUP) é cmpst pr transistres PMOS NMOS nã cnduz bem 1 lógic Plan Pull-dwn (PDN) é cmpst pr transistres NMOS PMOS nã cnduz bem 0 lógic Smente funções negativas sã prjetadas INV, NAND, NOR,... As redes de transistres PUP e PDN sã cmplementares 11/51

12 Inversr CMOS 12/51

13 Inversr CMOS 13/51

14 Rede de Transistres Transistres NMOS em série Existirá um caminh cndutiv SOMENTE se E1 = 1 E E2 = 1 Lógica NAND S =!(E1*E2) 14/51

15 Rede de Transistres Transistres NMOS em Paralel Existirá caminh se E1 = 1 OU E2 = 1 Lógica NOR S =!(E1 + E2) 15/51

16 Rede de Transistres Transistres PMOS em série Existirá um caminh cndutiv SOMENTE se E1 = 0 E E2 = 0 Prta lógica NOR Transistres PMOS em paralel Existirá caminh se E1 = 0 OU E2 = 0 Prta lógica NAND 16/51

17 Prta Lógica NAND S =!(E1 * E2) 17/51

18 Prta Lógica NOR S =!(E1 + E2) 18/51

19 Prtas Lógicas CMOS Regras Básica para cnstruçã: Cnsidere que a equaçã lógica sempre seja negada. Cas esta seja psitiva, a final será necessári acrescentar um inversr na saída da prta. Prjete uma assciaçã de transistres NMOS para a rede pull-dwn. Cnstrua a rede pull-up cm cnfiguraçã cmplementar a rede pull-dwn 19/51

20 Prtas Lógicas CMOS S =!(A + (B*C)) 1. Cnsidere que a equaçã lógica sempre seja negada. (Cas esta seja psitiva, a final será necessári acrescentar um inversr na saída da prta). 2. Prjete uma assciaçã de transistres NMOS para a rede pull-dwn. 3. Cnstrua a rede pull-up cm cnfiguraçã cmplementar a rede pull-dwn 20/51

21 Prjet Físic Desenh d Leiaute das máscaras para fabricaçã d circuit integrad. Envlve: Regras de Desenh (design rules) Assciações ds transistres Psicinament de transistres, fis e cntats 21/51

Regras de Desenh Definiçã das menres larguras e distâncias entre as camadas d leiaute Dimensões mais imprtantes Cmpriment d canal (L): Em circuits

22 Regras de Desenh Definiçã das menres larguras e distâncias entre as camadas d leiaute Dimensões mais imprtantes Cmpriment d canal (L): Em circuits digitais, usualmente é cmpriment mínim permitid pela tecnlgia CMOS esclhida Largura d canal (W): Definid pel prjetista cm base na área e n desempenh desejad 22/51

23 Regras de Desenh Fnte: Fernanda Kastensmidt, EMicr /51

24 Regras de Desenh Fnte: Fernanda Kastensmidt, EMicr /51

25 Leiaute Crte Transversal Leiaute Transistr MOS 25/51

26 Inversr CMOS Prjet Físic 26/51

27 Inversr CMOS Prjet Físic 27/51

28 NAND CMOS Prjet Físic 28/51

29 Cmpartilhament de Difusã Transistres em Paralel Transistres em Série Fnte: Jsé Guntzel, EMicr /51

30 Caminh de Euler É um caminh que passa pr cada transistr d circuit exatamente um vez # difusões = # caminhs Casament de Pli = Matching das entradas 30/51

31 NAND CMOS Prjet Físic 31/51

32 NOR CMOS Prjet Físic 32/51

33 Prta Lógica Cmplexa 33/51

34 Características de Desempenh Definiçã Atras 34/51

35 Atras de Prpagaçã Aprximaçã pr circuit RC 35/51

36 Atras de Prpagaçã Dependências d Atras: Tamanh ds transistres Mair W ds transistres mair a capacidade de crrente Mair desempenh Mdel RC: Mair W Menr R 3.8 x (carga fixa) 3.2 t p (sec) S 36/51

37 Atras de Prpagaçã Dependências d Atras: Capacitância de saída Menr a capacitância de saída Menr a quantidade de carga que deverá fluir pels transistres Mair desempenh Mdel RC: Mair Capacitancia de Saída Mair C Rede de transistres 37/51

38 Atras de Prpagaçã Dependência Influência d slpe d sinal de entrada Descnsiderada na aprximaçã pr circuit RC 38/51

39 Característica de Ptência Definiçã de Ptência P switching depende da carga e descarga das capacitâncias d circuit P Shrt-circuit crre quand ambas redes de transistres PMOS e NMOS estã parcialmente cnduzind durante uma transiçã P static é cnsum indesejad quand circuit nã realiza nenhuma peraçã (dispsitiv nã ideal) 39/51

40 Característica de Ptência Lw Pwer Design Reduçã da Ptência Dinâmica V DD : utilizar a menr tensã de alimentaçã pssível a: evitar chaveaments desnecessáris clck gating, sleep mde C: transistres menres, fis de rteament mais curts f: utilizar a menr frequencia pssível Reduçã da Ptência estática Us seletiv de transistres cm baixa tensã de limiar (V th ) Explrar técnicas de reduçã: Transistres em série (stack effect) Plarizaçã d substrat Reduçã da temperatura 40/51

41 Outras Famílias Lógicas 41/51

42 Circuits Sequenciais Inputs Current State COMBINATIONAL LOGIC Registers Q D Outputs Next state CLK Cruciais em circuits síncrns Desempenh / área / Ptência 2 mecanisms de armazenament Feedback psitiv (Inversr de realimentaçã) Charge-based (Alta impedância) 42/51

43 Circuits Sequenciais Pass Transistrs Transistres (literalmente) utilizads cm chaves s g d s s g = 0 g = 1 d d Input g = 1 Output 0 strng 0 g = 1 1 degraded 1 s g d s s g = 0 g = 1 d d Input g = 0 Output 0 degraded 0 g = 0 strng 1 43/51

44 Circuits Sequenciais Transmissin gates 44/51

45 Circuits Sequenciais Inversr Tri-State Saída em Alta impedância quand EN = 0 EN A Y 0 0 Z 0 1 Z A EN Y EN A Y EN 45/51

46 Circuits Sequenciais Latch versus Register/Flip-Flp Latch Sensível a nível Psitive Level Sensitive Latch Flip-Flp Sensível a brda Psitive Edge Sensitive Flip-Flp 46/51

47 Circuits Sequenciais Prjet Latch D Operaçã Latch 47/51

48 Circuits Sequenciais Prjet Flip-Flp Operaçã Flip-Flp 48/51

49 Circuits Sequenciais 49/51

50 Bibligrafia RABAEY, J; CHANDRAKASAN, A.; NIKOLIC, B. Digital Integrated Circuits: a design perspective. 2nd Editin. Prentice Hall, WESTE, Neil; HARRIS, David. CMOS VLSI Design: a circuits and systems perspective. Addisn-Wesley, 3nd Editin, UYEMURA, Jhn P. CMOS Lgic Circuit Design. Kluwer Academic Publishers, February /51

51 Prtas Lógicas CMOS Muit Obrigad

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