Conversor Digital-Analógico Calibrado para Comunicações, em Tecnologia CMOS Avançada de 40nm

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1 Conversor Digital-Analógico Calibrado para Comunicações, em Tecnologia CMOS Avançada de 40nm José Décio Gomes Gonçalves Dissertação para obter o grau de Mestre em Engenharia Eletrotécnica e de Computadores Orientadores: Prof. Jorge Manuel dos Santos Ribeiro Fernandes Eng. António Ilídio Rocha Leal Júri Presidente: Prof. João Manuel Torres Caldinhas Simões Vaz Orientador: Prof. Jorge Manuel dos Santos Ribeiro Fernandes Vogal: Prof. Gonçalo Nuno Gomes Tavares Outubro 2014

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3 Agradecimentos Primeiramente, gostava de agradecer ao meu Coorientador, Eng. António Leal, por toda a ajuda, pelas instruções que me deu durante este trabalho, pelo empenho e pelas horas investidas na minha formação. O meu profundo e sincero obrigado. Um grande agradecimento vai para o Doutor Pedro Figueiredo, por toda a ajuda, por todo o tempo investido em mim, bem como por rever este trabalho de forma tão aprofundada. Gostava de agradecer também a toda a equipa da Synopsys que de uma forma ou de outra contribuíram para melhorar esta dissertação. Não podia deixar de agradecer ao Professor Jorge Fernandes por toda a disponibilidade e por ter acreditado em mim dando-me esta oportunidade. Quero agradecer a todos os meus colegas que me acompanharam durante percurso académico e a todos os meus amigos na TUIST, que me ajudaram a ser o que sou hoje. De uma forma mais pessoal, quero agradecer do fundo do meu coração à Andrea Cânovas, por todo o apoio e motivação sempre, pelo carinho e compreensão. Do fundo do coração, o meu muito obrigado. Por fim, quero agradecer aos meus pais, José e Guida, e aos meus irmãos, Regina e Pedro, por, neste longo caminho, com altos e baixos, acreditarem incondicionalmente em mim. O meu mais profundo obrigado. Dedico-vos este trabalho. i

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5 Abstract Communications are a very vast area and nowadays most of our communications are done wirelessly. Thus, since the input and output of a communication system are analog, it is indispensable to use Digital-to-Analog Converters (DACs) and Analog-to-Digital Converters (ADCs). This dissertation describes the development and implementation of an algorithm that operates the calibration required for a communications DAC, allowing it to achieve higher performances while, keeping silicon areas and power consumption competitive. The calibration is composed of a comparator and a digital system capable of implementing the calibration algorithm. The comparator detects which of the current sources in a pair has the highest current. The digital system takes as input the results from a number of comparisons, and provides, as output, the switching sequence of current sources that yields the best linearity. A new switching scheme is reported in this work, particulary suited for communications systems using Orthogonal frequency-division multiplexing (OFDM), where the average level of the output signal of the DAC is significantly below the full scale. The digital block was implemented in Verilog-A and the DAC was designed and simulated in a 40 nm Complementary Metal-Oxide-Semiconductor (CMOS) technology. The DAC uses a voltage supply of 1.8V/1.1V ±10%, a sample frequency of f s = 320MHz and specifications of INL and DNL of 1 LSB. Keywords Digital to Analog Converter, CMOS, Calibration, Switching Schemes, Comparator. iii

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7 Resumo As comunicações são uma área muito vasta e hoje em dia a maioria das nossas comunicações são efetuadas via redes sem fios. Assim, e visto que os sinais de entrada e saída de um sistema de comunicações são analógicos, é imprescindível o uso de um Conversor Digital Analógico Digital-to- Analog Converter (DAC) e de um Conversor Analógico Digital Analog-to-Digital Converter (ADC). O objetivo desta dissertação é desenvolver e implementar um algoritmo que opere a calibração necessária num conversor digital analógico de comunicações, permitindo atingir um desempenho de referência industrial, manto área e consumo competitivos. Para implementar a calibração é necessário a utilização de um comparador apropriado, e um sistema digital capaz de implementar o algoritmo de calibração. O comparador deteta, entre duas fontes de corrente, qual a maior. O sistema digital recebe como entrada o resultado das comparações, e tem como saída, a sequência de comutação ótima que melhora a linearidade de saída do conversor. A sequência de comutação ótima desenvolvida neste trabalho é uma sequência inovadora direcionada para sistemas de comunicações que usem Ortogonal Frequency-Division Multiplexing (OFDM), que têm um nível médio do sinal significativamente abaixo do full scale. O bloco digital foi implementado em Verilog-A e o conversor realizado numa tecnologia Semicondutor Metal Óxido Complementar Complementary Metal-Oxide-Semiconductor (CMOS) avançada (40 nm). O DAC usa tensões de alimentação de 1.8V/1.1V ±10%, tem uma frequência de f s = 320MHz e as especificações de INL e DNL são 1LSB. Palavras Chave Conversor Analógico Digital, CMOS, Calibração, Sequência de Comutação, Comparador. v

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9 Conteúdo 1 Introdução Motivação Objetivos Estrutura da Dissertação Topologia do DAC Introdução Conceitos Básicos Especificações Estáticas Especificações Dinâmicas DAC Genérico Estado da Arte DAC descrito neste trabalho Especificações Sequência de Comutação Fontes de Corrente Extra Comparador Área das Fontes de Corrente Blocos Analógicos Introdução Fonte de Corrente Amostragem Comparador Calibração da tensão de desvio Blocos Digitais e Simulações Introdução Máquina de Estados que Controla o Circuito de Amostragem Máquina de Estados de Controlo da Calibração da Tensão de Desvio Controlo das Fontes Algoritmo de Calibração vii

10 5 Conclusões Sumário e conclusões Trabalho Futuro Bibliografia 69 Apêndice A Verilog-A A-1 viii

11 Lista de Figuras 1.1 Esquema simplificado que mostra a introdução de DACs e ADCs num sistema de comunicações [1] Resolução de DACs vs frequência de amostragem e em que áreas são aplicados [2] Bloco simplificado de um DAC Saída do DAC e respetiva Não-linearidade Diferencial Differential Nonlinearity (DNL), considerando V REF = 2 N Saída do DAC e respetiva Não-linearidade Integral Integral Nonlinearity (INL), considerando V REF = 2 N Caso particular de um glitch na transição de códigos, considerando V REF = 2 N Alguns exemplos de arquiteturas DAC de 4 bits com arquitetura Current-Steering DAC de 3 bits com arquitetura Current-Steering implementada com código termómetro Vantagens e desvantagens das arquiteturas descodificadas em binário, termómetro e segmentada [1] Resultado de 100 simulações Matlab para um DAC em termómetro vs um DAC em binary weighted [3] Área normalizada vs segmentação [3] Diagrama de blocos (8 Bit Mais Significativo Most Significant Bit (MSB) e 2 Bit Menos Significativo Least Significant Bit (LSB)) e célula de corrente escolhido pelos autores [3] Algoritmo Processo de calibração [4] Estudo que relaciona o número de fontes de corrente extra com a área relativa [4] Desempenho estático do DAC Fase inicial do algoritmo Arquitetura do DAC utilizado neste trabalho Comparação entre o Novo Modelo e o modelo da Synopsys Sequência hierarchical symmetrical Sequência hierarchical symmetrical mirrored Nova sequência de comutação direcionada para DACs de comunicações Nova técnica de cancelamento do erro ix

12 2.23 Evolução do desvio padrão das fontes com o aumento do número de fontes de corrente extra para INL=1 LSB Evolução da área com o aumento do número de fontes de corrente extra Comparação entre um comparador ideal e não ideal Estudo para obter a tensão de desvio do comparador Estudo para obter o ruído do comparador Efeito da decisão por maioria no ruído do comparador Comparação entre o modelo com as diferentes especificações Comparação entre o modelo com e sem calibração, para σ I /I = 0, 17% Estudo da variação do sigma das fontes Circuito elétrico da célula de corrente sem calibração Circuito elétrico da célula de corrente com calibração Circuito simplificado da amostragem no comparador Tensão amostrada no condensador Simulação da tensão amostrada no condensador Amostragem no comparador Parte do circuito elétrico do comparador dinâmico desenvolvido neste trabalho Tensões de saída do comparador para v IP >v IN [5] Simulação das tensões de saída do comparador simulação do ruído do comparador Simulação do ruído do comparador com circuito de amostragem Esquema de calibração da tensão de desvio [5] Circuito do comparador juntamente com o circuito de calibração da tensão de desvio Evolução da tensão diferencial de calibração da tensão de desvio Zoom na simulação anterior para verificar a tensão de desvio do comparador depois da calibração da tensão de desvio Fluxograma da amostragem no comparador Circuito da máquina de estados da amostragem do comparador Simulação da máquina de estados da amostragem do comparador Fluxograma da calibração de offset do comparador Circuito da máquina de estados da calibração da tensão de desvio do comparador Simulação da máquina de estados da calibração da tensão de desvio do comparador Simulação das duas máquinas de estado simultaneamente a funcionar circuito que controla as fontes de corrente em calibração e funcionamento normal Ordenação das fontes de corrente Parte da Simulação do algoritmo de calibração INL e DNL do DAC sem calibração INL e DNL do DAC com calibração x

13 Lista de Tabelas 2.1 Representação do código termómetro para 3 bits em código binário [2] Tabela de parâmetros Relação entre o ruído e a constante de tempo Tabela de verdade para a máquina de estados da amostragem do comparador Tabela de verdade para a máquina de estados da Calibração da tensão de desvio do comparador Tabela de verdade para gerar o B vos Tabela de verdade para o controlo das fontes de corrente em calibração e funcionamento normal Excerto das fontes de corrente ordenadas pelo algoritmo de calibração xi

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15 Lista de Acrónimos ADC Conversor Analógico Digital Analog-to-Digital Converter CMOS Semicondutor Metal Óxido Complementar Complementary Metal-Oxide-Semiconductor DAC Conversor Digital Analógico Digital-to-Analog Converter DNL Não-linearidade Diferencial Differential Nonlinearity FSO Amplitude Máxima de Saída Full-Scale Output INL Não-linearidade Integral Integral Nonlinearity LSB Bit Menos Significativo Least Significant Bit MOS Semicondutor Metal Óxido Metal-Oxide-Semiconductor MSB Bit Mais Significativo Most Significant Bit OFDM Ortogonal Frequency-Division Multiplexing SFDR Spurious Free Dynamic Range SNR Relação Sinal-Ruído Signal to Noise Ratio SNDR Relação Sinal-Ruído mais Distorção Signal to Noise and Distortion Ratio THD Distorção Harmónica Total Total Harmonic Distortion xiii

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17 1 Introdução Contents 1.1 Motivação Objetivos Estrutura da Dissertação

18 1. Introdução 2

19 1.1 Motivação 1.1 Motivação As comunicações são uma área muito vasta e hoje em dia a maioria das nossas comunicações são efetuadas via redes sem fios. Assim, e visto que os sinais de entrada e saída de um sistema de comunicações são analógicos, é imprescindível o uso de Conversor Digital Analógico Digital-to-Analog Converter (DAC) e Conversor Analógico Digital Analog-to-Digital Converter (ADC), Fig Figura 1.1: Esquema simplificado que mostra a introdução de DACs e ADCs num sistema de comunicações [1]. A necessidade de redução de área e consumo bem como do aumento da velocidade de operação e largura de banda dos conversores, requerem o desenvolvimento de técnicas cada vez mais elaboradas para a miniaturização dos mesmos. Para se conseguir resoluções moderadas para comunicações (12 bit), Fig. 1.2, manto a área reduzida, é necessário empregar técnicas de calibração para compensar os desvios de fabrico dos transístores Semicondutor Metal Óxido Metal-Oxide-Semiconductor (MOS). Figura 1.2: Resolução de DACs vs frequência de amostragem e em que áreas são aplicados [2]. 3

20 1. Introdução 1.2 Objetivos O objetivo desta dissertação é desenvolver e implementar um algoritmo que opere a calibração necessária num conversor digital analógico de comunicações, permitindo atingir um desempenho de referência industrial, manto área e consumo competitivos. Para implementar a calibração é necessário a utilização de um comparador apropriado, e um sistema digital capaz de implementar o algoritmo de calibração. O comparador deteta, entre duas fontes de corrente, qual a maior. O sistema digital recebe como entrada o resultado das comparações, e tem como saída, a sequência de comutação ótima que melhora a linearidade de saída do conversor. A sequência de comutação ótima desenvolvida neste trabalho é uma sequência inovadora direcionada para sistemas de comunicações que usem Ortogonal Frequency-Division Multiplexing (OFDM), que têm um nível médio do sinal significativamente abaixo do full scale. No final prete obter-se um DAC com as especificações de INL e DNL inferior a 1LSB. 1.3 Estrutura da Dissertação A dissertação está dividida em 5 capítulos: Capítulo 1 Neste capítulo é feita uma pequena apresentação e os objetivos do trabalho. Capítulo 2 Este capítulo começa por apresentar noções básicas de DACs genéricos, de seguida analisa-se alguma da literatura já publicada em relação a este tema. É apresentado o DAC descrito neste trabalho bem como os estudos feitos de modo a obter as especificações dos diferentes blocos do conversor. Capítulo 3 Neste capítulo são apresentados e dimensionados os principais blocos analógicos do DAC, to em conta as especificações obtidas no capítulo anterior. São também apresentadas as simulações destes blocos Capítulo 4 Este capítulo apresenta os blocos digitais: As máquinas de estado necessárias para o controlo das diferentes fases, o bloco de controlo das fontes bem como o bloco digital que contém o algoritmo de calibração. São também apresentadas as simulações dos blocos bem como as simulações finais. Capítulo 5 Este capítulo apresenta as conclusões e indicam-se algumas possibilidades de trabalho futuro. No final do documento existe uma secção reservada para os apêndices. 4

21 2 Topologia do DAC Contents 2.1 Introdução Conceitos Básicos Especificações Estáticas Especificações Dinâmicas DAC Genérico Estado da Arte DAC descrito neste trabalho Especificações Sequência de Comutação Fontes de Corrente Extra Comparador Área das Fontes de Corrente

22 2. Topologia do DAC 6

23 2.1 Introdução 2.1 Introdução Para comunicações em redes de alto débito são necessários Conversores Digital Analógico Digitalto-Analog Converters (DACs) com resoluções entre 10 e 14 bit e com taxas de conversão das centenas de MAmostras/s. Um DAC é um componente eletrónico que produz uma saída analógica tensão, corrente ou carga que é proporcional ao código digital de entrada. Neste capítulo são apresentados alguns conceitos básicos sobre DACs, algumas arquiteturas de DACs desenvolvidos em trabalhos anteriores e, por fim, uma descrição do conversor desenvolvido neste trabalho bem como as suas especificações. 2.2 Conceitos Básicos Um DAC tem como função produzir um sinal analógico a partir de palavras digitais. Na Fig. 2.1 pode observar-se o princípio de funcionamento de um DAC genérico e ideal, onde a cada instante são colocadas palavras digitais (d 0, d 1,...d n ) à entrada e na saída é obtido o sinal analógico correspondente, que neste exemplo em particular é representado pela tensão v OUT. V REF V OUT [X VREF/2 N ] d N d 3 d 2 d 1 d 0 B 1 B 2 B 3 B 4 B N... DAC V OUT 2 N d 0 d 1 d 2 d 3... d N D in Figura 2.1: Bloco simplificado de um DAC. A tensão na saída é dada por v OUT = D in 2 N V REF, (2.1) onde V REF representa a tensão de referência, D in a palavra digital na entrada e N o número de bits do conversor. A palavra digital de entrada tem necessariamente comprimento finito, N, pelo que a saída do DAC é discreta em amplitude. Além disso, a palavra digital de entrada mantém-se inalterada em intervalos de tempo discreto, pelo que a saída do DAC é discreta no tempo. O Passo de Quantificação ( ) é dado pela razão entre a tensão máxima de saída do DAC (V F S ) e a resolução de mesmo De acordo com Fig. 2.1, V F S = V REF. = V F S 2 N. (2.2) 7

24 2. Topologia do DAC Num DAC real existem não-linearidades que fazem com que a sua função de transferência se afaste da ideal, representada na Fig De seguida apresenta-se algumas medidas de desempenho que quantificam as diferenças entre as funções de transferência real e ideal Especificações Estáticas Não-linearidade Diferencial Differential Nonlinearity (DNL) Como se pode observar graficamente na Fig. 2.2, corresponde ao desvio na diferença das saídas obtidas com códigos adjacentes, em relação ao valor ideal do. v OUT 7 6 DNL D in DNL [LSB] 0,6 0,4 0,2 0-0,2-0,4-0, D in Figura 2.2: Saída do DAC e respetiva DNL, considerando V REF = 2 N. Matematicamente pode ser descrita da seguinte forma DNL(D in ) = v OUT (D in ) v OUT (D in 1). (2.3) Não-linearidade Integral Integral Nonlinearity (INL) Corresponde ao desvio entre a característica de transferência medida e a ideal, como se pode observar graficamente na Fig v OUT INL D in INL [LSB] 0,8 0,6 0,4 0,2 0-0,2-0, D in Figura 2.3: Saída do DAC e respetiva INL, considerando V REF = 2 N. Matematicamente pode ser descrita da seguinte forma 8

25 2.2 Conceitos Básicos INL(D in ) = v OUT (D in ) v OUT,ideal (D in ), (2.4) onde v OUT,ideal (D in ) representa a tensão de saída ideal correspondente ao código D in. Tanto o INL como o DNL são medidos em termos de Bit Menos Significativo Least Significant Bits (LSBs) e podem ser positivos como negativos. Estas duas medidas são indicadores do comportamento estático de um DAC e usualmente indica-se o valor de pior caso ( ) v OUT (D in ) v OUT,ideal (D in ) INL = max, (2.5) ( ) v OUT (D in ) v OUT (D in 1) DNL = max. (2.6) Monotonicidade Um DAC é monotónico quando a saída é sempre crescente quando se aplicam códigos digitais em ordem crescente Especificações Dinâmicas Tempo de Estabelecimento (Settling Time) Em geral é definido como o tempo necessário para a saída, partindo do valor mínimo, se aproximar do valor máximo, a menos de um determinado erro. Sobre-elevações (Glitches) São perturbações na saída do DAC que tipicamente se devem ao facto dos elementos internos do conversor não comutarem todos simultaneamente. Por exemplo, pode observar-se na Fig. 2.4 que se os LSBs se desligarem depois do Bit Mais Significativo Most Significant Bit (MSB) ligar, a corrente vai atingir o seu valor máximo (ou mínimo) por um determinado intervalo de tempo. V out t0 t1 t2 t3 t4 t5 t6 t7 t Figura 2.4: Caso particular de um glitch na transição de códigos, considerando V REF = 2 N. Relação Sinal-Ruído Signal to Noise Ratio (SNR) É o rácio entre a potência do sinal e a potência de ruído. Para um conversor ideal é dado por SNR = 6, 02N + 1, 76[dB]. (2.7) Esta expressão indica o valor máximo de SNR para um DAC de N bit, so esta limitação causada pelo facto da saída deste ser discreta em amplitude. 9

26 2. Topologia do DAC Relação Sinal-Ruído mais Distorção Signal to Noise and Distortion Ratio (SNDR) É o rácio entre a potência do sinal e a soma de todas as componentes espectrais que não são desejadas. Spurious Free Dynamic Range (SFDR) É a relação entre a fundamental e a maior componente espectral indesejada dentro da banda. Distorção Harmónica Total Total Harmonic Distortion (THD) É o rácio entre a soma da potência das harmónicas e a potência do sinal DAC Genérico Existem várias arquiteturas de DACs, algumas das quais podem ser observadas na Fig (a) Arquitetura com série de resistências [2]. (b) Arquitetura com resistências pesadas binariamente [1]. (c) Arquitetura R-2R [1]. (d) Arquitetura com condensadores. Figura 2.5: Alguns exemplos de arquiteturas. Na Fig. 2.5 (a) pode observar-se uma arquitetura com resistências em série, que divide a tensão de referencia. Esta implementação apesar de ser muito simples, toma áreas consideravelmente grandes para conversores com resolução superior a 8 bits. Na Fig. 2.5 (b) pode observar-se uma arquitetura com resistências pesadas binariamente. Nesta arquitetura as resistências tomam valores diferentes, so que a cada uma delas é atribuído um valor proporcional ao valor binário que cada bit representa. De notar que neste caso o número de resistências e interruptores são reduzidos a 1 por bit, mas quando se trata de conversores de alta resolução as resistências tornam-se demasiado grandes (2 (N 1) R). Além disso, o facto das resistências 10

27 2.2 Conceitos Básicos e interruptores não serem iguais implica que esta arquitetura seja suscetível de glitches e erros de nãolinearidade. Uma das soluções para diminuir o tamanho das resistências é apresentada na Fig. 2.5 (c), a arquitetura R-2R. O funcionamento é semelhante ao da arquitetura anterior mas tem a vantagem de ter resistências menores e todas com o mesmo valor o que se traduz em maior precisão e menos erros de não-linearidade. Contudo, continua a ter o problema relacionado com os glitches já mencionado anteriormente. As 2 arquiteturas mencionadas nas Fig. 2.5 (b) e (c) necessitam também de um amplificador na saída de modo a gerar uma massa virtual para assim a corrente que passa em cada ramo ser indepente dos restantes. Na Fig. 2.5 (d) é apresentada uma arquitetura com condensadores. Os condensadores são ligados à tensão de referência, depo da palavra digital da entrada. Esta arquitetura é muito semelhante à arquitetura com resistências pesadas binariamente, Fig. 2.5 (b), mas neste caso utilizando carga e apresenta problemas semelhantes. Este conversor é usualmente encontrado em ADCs. Em sistemas de comunicações a arquitetura mais utilizada é a Current-Steering [1], que se discute de seguida. DAC em arquitetura Current-Steering A arquitetura Current-Steering é muito parecida às arquiteturas com base em resistências, como mostra a Fig. 2.6, mas é direcionada para aplicações de altos débitos, pois a arquitetura em Current- Steering é mais precisa e mais rápida devido ao uso de transístores em vez de resistências. Isto porque, ao ser utilizada corrente em vez de tensão, não é necessário o uso do amplificador, pois deixa de existir o erro derivado da variação da resistência de saída. O erro introduzido pelos interruptores, devido à sua própria resistência, também deixa de ser um problema nesta arquitetura. 8I 4I 2I I B3 B2 B1 B0 v OUT R Figura 2.6: DAC de 4 bits com arquitetura Current-Steering. A ideia consiste em ligar os interruptores das fontes de corrente que correspondem aos bits ativos em cada instante e direcionar essas correntes para a saída onde a corrente total é transformada em tensão através da resistência R. As restantes correntes, correspondentes aos bits desativos, são direcionadas para a massa. Os glitches são uma das maiores limitações em aplicações de altos débitos e muito frequentes em conversores pesados binariamente quer seja com resistências ou fontes de corrente. Estas perturba- 11

28 2. Topologia do DAC ções podem ser diminuídas limitando a largura de banda, o que torna o circuito mais lento, usando um circuito de retenção e amostragem na saída ou usando internamente o código termómetro para controlar a seleção das fontes de corrente. Na Tab. 2.1 pode observar-se a representação do código termómetro. Decimal Binário Código Termómetro B 2 B 1 B 0 t 7 t 6 t 5 t 4 t 3 t 2 t Tabela 2.1: Representação do código termómetro para 3 bits em código binário [2]. Apesar do código termómetro não ser eficiente (necessita de 2 N 1 entradas para representar 2 N valores enquanto que o código binário só necessita de N entradas para os mesmo valores) a sua utilização apresenta algumas vantagens sobre o binário, tais como baixar a DNL, reduzir os glitches, e garantir que o DAC é monotónico. A DNL baixa, quando se usa o código termómetro, dado que as fontes de corrente são todas iguais, o erro entre elas é da mesma ordem de grandeza, o que não acontece numa arquitetura pesada binariamente. Numa arquitetura pesada binariamente as fontes são proporcionais ao peso do bit que a controla (I, 2I, 4I, 8I, etc.). Assim é possível perceber que o erro das fontes, numa arquitetura pesada binariamente, é proporcionalmente maior o que traduz uma DNL pior. Por exemplo, numa arquitetura pesada binariamente a transição do meio de escala, onde liga-se o bit mais significativo e se desliga todos os restantes, o desemparelhamento (mismatches) de todos os transístores que desligam não é igual ao desemparelhamento do único transístor que liga, existindo assim um erro. Este erro pode implicar que o DAC não seja monotónico. Numa arquitetura em termómetro isso não acontece uma vez que na transição do meio de escala é apenas mais um transístor que liga, e este tem dimensões iguais aos restantes, assim os desemparelhamentos serão da mesma ordem de grandeza tornando assim o erro menor. Assim com o código termómetro consegue-se garantir a monotunicidade do DAC. Utilizando o código termómetro consegue-se também uma redução nos glitches porque, mais uma vez, as fontes de corrente têm todas a mesma dimensão cada uma com o seu interruptor. Os glitches devido a transições de bits (Fig. 2.4), ao contrário da arquitetura pesada binariamente, passam a ser proporcionais ao número de interruptores que comutam nesse instante e iguais em todas as transições o que se traduz numa menor distorção. Na Fig. 2.7 pode observar-se a implementação de um DAC em arquitetura Current-Steering com código termómetro. As fontes têm todas o mesmo tamanho e existe um interruptor para cada fonte de corrente. 12

29 2.2 Conceitos Básicos B2 B1 B0 Descodificador Binário para Termómetro t 7 t 6 t 5 t 4 t 3 t 2 t 1 I I I I I I I t 7 t 6 t 5 t 4 t 3 t 2 t 1 v OUT R Figura 2.7: DAC de 3 bits com arquitetura Current-Steering implementada com código termómetro. De notar que os sinais (t 1... t 7 ) controlam os interruptores, e são obtidos do código de entrada do DAC usando um descodificador de binário para termómetro. Para DACs de resoluções elevadas esta descodificação torna-se complexa so que uma possibilidade para melhorar este problema passa por segmentar o DAC. A segmentação passa por controlar as fontes de corrente correspondentes aos bits menos significativos usando código binário, e as correspondentes aos bits mais significativos usando código termómetro. Na Fig. 2.8 pode observar-se a comparação entre arquiteturas pesadas binariamente, descodificadas em termómetro e segmentadas, para conversores em Current-Steering de alta resolução. Figura 2.8: Vantagens e desvantagens das arquiteturas descodificadas em binário, termómetro e segmentada [1]. 13

30 2. Topologia do DAC A arquitetura pesada binariamente tem menor complexidade, menor área e consequentemente menores consumos enquanto que a arquitetura descodificada em termómetro tem melhor DNL, menos glitches e é garantidamente monotónica. Quanto à INL, as duas arquiteturas atingem valores semelhantes. Segmentar o conversor tem como objetivo retirar o melhor das duas arquiteturas e utilizar código termómetro nos bits mais significativos consegue-se resultados semelhantes a uma arquitetura totalmente em termómetro. De seguida serão apresentados mais detalhes sobre esta arquitetura. 2.3 Estado da Arte Lin e Bult [3] fizeram um estudo, onde gerando aleatoriamente 1024 fontes de corrente seguindo uma distribuição normal, testaram um DAC com descodificação em termómetro e outro DAC pesado binariamente, com essas mesmas fontes de corrente. Os resultados em termos de INL e DNL são apresentados na Fig Figura 2.9: Resultado de 100 simulações Matlab para um DAC em termómetro vs um DAC em binary weighted [3]. Pode observar-se que a INL é muito semelhante nos dois casos mas a DNL apresenta muito melhores resultados usando descodificação em termómetro. Em contrapartida, o DAC em termómetro ocupa uma área maior. Para tirar partido das vantagens apresentas pela descodificação em termómetro e simultaneamente áreas menores, usualmente utiliza-se segmentação. Trata-se de dividir o DAC em dois sub-dacs, um controlado pelos MSBs e outro pelos LSBs, ficando as fontes de corrente correspondentes aos MSBs descodificadas em termómetro e as dos LSBs descodificadas em binário. Para perceber quantos bits serão atribuídos a cada sub-dac os autores efetuaram um estudo que relaciona a percentagem de segmentação com a área necessária. A percentagem de segmentação 14

31 2.3 Estado da Arte indica quantos bits serão descodificados em binário e quantos serão descodificados em termómetro, so que um DAC 0% segmentado indica que todos os códigos são descodificados em binário e um DAC 100% segmentado indica que todos os códigos são descodificados em termómetro. Este estudo pode ser visualizado na Fig Figura 2.10: Área normalizada vs segmentação [3]. Como já foi mencionado anteriormente a INL é idêntica em ambos os casos, pelo que na Fig são representadas linhas constante com o aumento da segmentação. Com o aumento da área dos transístores consegue-se maior precisão nas fontes de corrente e consequentemente menor INL, daí serem apresentadas várias linhas horizontais para diferentes áreas e correspondentes níveis de INL: A INL = 0, 5LSB, A INL = 1LSB e A INL = 2LSB. De acordo com a Fig. 2.9 a DNL diminui com a segmentação, podo demonstrar-se [3] que em escala logarítmica, a área necessária em função da segmentação é uma linha reta que decresce com o aumento da segmentação, A DNL = 0, 5LSB. O código termómetro necessita de um descodificador binário termómetro que ocupará mais área caso o número de bits da secção dos MSBs (termómetro) seja maior. Então em escala logarítmica tratase, como no caso anterior, de uma reta mas neste caso que aumenta com o aumento da segmentação, A digital. Segundo estas restrições qualquer ponto da parte plana da curva seria o ponto ótimo, mas to em conta que o THD melhora com o aumento da segmentação [3] então os autores escolheram o ponto ótimo apresentado na Fig Assim chegaram à conclusão que a melhor relação entre a área e a segmentação é oito bits em código termómetro e dois bits em binário como se pode visualizar na Fig Chen e Gielen [4] implementaram um algoritmo de calibração num DAC segmentado (7 MSB e 7 LSB), que consiste em ordenar as fontes de corrente, calcular a melhor sequência de comutação e reprogramar uma RAM para aplicar essa sequência. Para tal é necessário um comparador de corrente e um bloco digital que controla o reordenamento das fontes de corrente. 15

32 2. Topologia do DAC Figura 2.11: Diagrama de blocos (8 MSB e 2 LSB) e célula de corrente escolhido pelos autores [3]. Este método reduz a INL so assim possível obter fontes de corrente menores, manto a sua relação (W/L), e consequentemente uma redução na área. Inicialmente o DAC tem INL = 1, 5951[LSB] e DNL = 0, 4919[LSB], como se pode observar na Fig (a). O processo de calibração é apresentado na Fig e consiste em 5 passos: (a) Sorting, (b) Resequencing, (c) Summing, (d) Sum Resequencing e (e) Final Sequencing. Figura 2.12: Algoritmo. (a) Sorting Ordena o valor das fontes de corrente de forma crescente. O resultado pode ser observado na Fig (b). (b) Resequencing As corrente são reordenadas de modo a que entre duas correntes grandes esteja uma corrente pequena. O resultado pode ser observado na Fig (c). (c) Summing Somam uma corrente grande com uma pequena. (d) Sum Resequencing São novamente reordenadas segundo o passo (b). 16

33 2.4 DAC descrito neste trabalho (e) Final Sequencing As corrente são novamente separadas e obtêm assim a sequência final, apresentada na Fig (d). (a) Inicialmente (b) Sorting (c) Resequencing (d) Final Sequencing Figura 2.13: Processo de calibração [4] Um aspeto interessante neste DAC é que não utiliza as fontes que estão mais afastadas da média, como se pode observar na Fig (b) (identificado com linha mais grossa). Neste estudo 147 fontes de corrente são ordenadas numa fase inicial, mas no final só 127 foram consideradas. Existem duas razões para o uso de fontes de corrente extra, so a primeira o facto das piores afetarem o resultado final, mesmo com a calibração. A segunda razão é porque quantas mais fontes extra forem consideradas mais pequenas serão as fontes de corrente de toda a matriz fazo assim com que a área total diminua. Na Fig pode visualizar-se o estudo que relaciona o número de fontes de corrente extra com a área relativa e nota-se que neste trabalho o número de fontes extra a utilizar situa-se entre 20 e 70 fontes. É de salientar que mais fontes de corrente extra implica maior complexidade. 2.4 DAC descrito neste trabalho O ponto de partida para este trabalho é um DAC de 12 bits segmentado, 6 bits em termómetro e 6 em binário, desenvolvido pela Synopsys. Trata-se de um conversor para comunicações onde será aplicado 17

34 Yield [%] Yield [%] 2. Topologia do DAC Figura 2.14: Estudo que relaciona o número de fontes de corrente extra com a área relativa [4]. um método de calibração de modo a reduzir os erros aleatórios introduzidos pelos desemparelhamentos dos elementos do DAC. Este conversor tem o seguinte desempenho estático: INL 99% = 1, 013[LSB] e DNL 99% = 0, 544[LSB] o que significa que em 99% dos casos tem-se um DAC com INL 1, 013[LSB] e DNL 0, 544[LSB], como apresentado na Fig Modelo Synopsys INL(99%) = 1,013 LSB 100 Modelo Synopsys DNL(99%) = 0,544 LSB ,2 0,4 0,6 0,8 1 1,2 1,4 INL [LSB] 0 0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 DNL [LSB] (a) Função Distribuição acumulada da INL. (b) Função Distribuição acumulada da DNL. Figura 2.15: Desempenho estático do DAC. Quando não se usa calibração, a área da fonte de corrente, WL, é inversamente proporcional à variância da corrente na fonte [1], W L 1 ( σi I ) 2. (2.8) Para diminuir a INL e a DNL, tem que se diminuir σ I /I, o que implica aumentar o WL. Os valores de INL e DNL apresentados na Fig foram obtidos para σ I /I = 0, 17%, valor este que será usado neste capítulo, de modo a ser possível a comparação dos diferentes estudos. Um dos objetivos da calibração é melhorar o desempenho estático do conversor, baixando a INL e a DNL. Uma vez que para comunicações não existe grande vantagem em obter INL e DNL muito inferior a 1 LSB, outro dos objetivos da calibração é reduzir a área ocupada pelo DAC. Esta redução de 18

35 Corrente [µa] Corrente [µa] 2.5 Especificações área é conseguida através da diminuição da área dos transístores da fonte de corrente, uma vez que a calibração permite usar áreas mais pequenas do que as que são indicadas por 2.8. Nesta calibração começa por se ordenar as fontes de corrente descodificadas em termómetro, que idealmente teriam todas o mesmo valor de corrente, o que na realidade não acontece devido aos erros aleatórios introduzidos no processo de fabrico. De seguida escolhem-se as 63 fontes centrais, excluindo assim os outliers como mostra a Fig Por fim, aplica-se uma sequência de comutação às fontes ordenadas de modo a cancelar os erros aleatórios. 39,30 39,25 39,20 39,15 39,10 39,05 39,00 38,95 38,90 39,30 39,25 39,20 39,15 39,10 39,05 39,00 38,95 38,90 Ordenadas 63 Melhores 38, Fonte de Corrente 38, Fonte de Corrente (a) Fontes MSB aleatórias segundo uma distribuição normal. (b) Fontes MSB ordenadas e selecionadas. Figura 2.16: Fase inicial do algoritmo. Para ordenar as fontes utiliza-se um algoritmo de ordenação sequencial conhecido [6] que utiliza um comparador para comparar as fontes de corrente duas a duas. A sequência de comutação será descrita mais à frente neste documento, mas é derivada da sequência hierarchical symmetrical scheme[1], que é regularmente aplicada para cancelar erros de gradiente. A Fig apresenta o diagrama de blocos simplificado do DAC utilizado neste trabalho. Quando o conversor é inicializado começa a fase de calibração, onde o algoritmo de calibração, implementado na parte digital do DAC, seleciona duas fontes MSB e direciona-as para a entrada do comparador. O comparador indica qual das fontes é maior e, com essa decisão, o algoritmo ordena as duas fontes e começa novamente o ciclo (duas fontes, comparação, decisão) até que a totalidade das fontes esteja ordenada. Uma vez ordenadas as fontes, é aplicada a sequência de comutação e essa informação é armazenada em memória. Quando termina a calibração o conversor entra em funcionamento normal onde os bits menos significativos são encaminhados diretamente para as fontes de corrente LBS, e os bits mais significativos são descodificados para termómetro e posteriormente indexados ao esquema de comutação o que permite selecionar as fontes MSB pela ordem que maximiza a linearidade do DAC. 2.5 Especificações De modo a obter as especificações dos diversos blocos fez-se um modelo em Matlab que implementa a calibração descrita anteriormente. O modelo inicialmente gera um vetor de 2 MSBs 1 + N F ontesextra fontes de corrente, com valor aleatório segundo uma distribuição normal com uma deter- 19

36 Yield [%] Yield [%] 2. Topologia do DAC Digital B 11 B 6... Memória Calib. MSBs V out B 5 B 0... LSBs Analógico Figura 2.17: Arquitetura do DAC utilizado neste trabalho. minada média e desvio padrão. De seguida as fontes são ordenadas recorro ao algoritmo SelectionSort [6]. Um comparador, modelado com tensão de desvio (offset) e ruído aleatório, compara as fontes de corrente duas a duas e indica quais as que têm que mudar de posição no vetor. Assim que o vetor está ordenado são retiradas N F ontesextra /2 dos extremos desse vector, ficando assim com as 2 MSBs 1, neste caso 63, melhores fontes de corrente. Uma vez feita a calibração das fontes de corrente correspondentes aos MSBs, de modo a efetuar diversos testes é gerada uma rampa digital, isto é, um vetor com todas as amostras possíveis desde 0 a de modo a estimular todos os códigos do DAC, so depois calculada a INL e DNL. Adicionalmente é também possível fazer-se uma análise estatística da INL e DNL, so que a cada repetição são geradas novas fontes aleatoriamente. Uma vez implementado o modelo é necessário validar o mesmo. O método usado para a sua validação foi comparar este novo modelo sem a calibração com um modelo da Synopsys cujos resultados já foram testados e comprovados no silício. Na Fig pode visualizar-se o resultado dessa comparação onde se conclui que, o novo modelo indica aproximadamente os mesmos resultados que o da Synopsys, so portanto válido Novo Modelo INL(99%) = 0,994 LSB Modelo Synopsys INL(99%) = 1,013 LSB Novo Modelo DNL(99%) = 0,566 LSB Modelo Synopsys DNL(99%) = 0,544 LSB ,2 0,4 0,6 0,8 1 1,2 1,4 INL [LSB] 0 0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 DNL [LSB] (a) Função Distribuição acumulada da INL. (b) Função Distribuição acumulada da DNL. Figura 2.18: Comparação entre o Novo Modelo e o modelo da Synopsys. 20

37 2.5 Especificações Depois de validado o modelo segue-se uma série de testes e estudos de modo a obter as especificações necessárias ao bom funcionamento do circuito e responder a questões tais como: Qual a sequência de comutação a usar? Quais as especificações que têm de ser cumpridas pelo comparador, e qual o efeito das suas não linearidades na calibração? Quantas fontes extra a colocar no DAC? Comparando com a situação sem calibração, quão mais pequenas serão essas fontes de corrente? Sequência de Comutação Uma vez que as fontes são previamente ordenadas, o resultado do erro aleatório é aproximadamente igual a um gradiente linear. Assim, à semelhança da prática corrente para minimizar o efeito de gradiente, aplica-se uma sequência de comutação com o objetivo de cancelar esses mesmos erros aleatórios [1]. A sequência de comutação destina-se cancelar os erros das fontes comutando sequencialmente fontes cujo erro seja simétrico. Como se pode observar na Fig. 2.19(a) a fonte designada por 1 tem o mesmo erro, em módulo, que a fonte designada por 2, e assim o erro após ser ligada a fonte 2 é aproximadamente zero. De seguida são estudadas várias sequências de comutação desde a hierarchical symmetrical [1] até uma sequência inovadora aplicada neste trabalho. Estes estudo foram efetuados nas seguintes condições: Com calibração; Com 12 fontes extra (explicado mais à frente neste documento); σ I /I = 0, 17%; Com comparador ideal. No caso da sequência de comutação hierarchical symmetrical as fontes de corrente são ligadas sucessivamente, em torno do primeiro e do terceiro quarto do vetor de fontes de corrente. Assim o erro da primeira fonte a ser ligada cancela com o erro da segunda fonte ligada, o da terceira cancela com o da quarta, e assim sucessivamente como mostra a Fig. 2.19(a). Na Fig. 2.19(b) é apresentada a INL e a DNL do DAC Quando se usa esta sequência de comutação. Pode observar-se que a INL te progressivamente a aumentar com o aumento dos códigos. Isto deve-se ao facto do erro, quando comutação as fontes ímpares, aumentar à medida que a sequência te para os extremos. É de salientar também que, com esta sequência de comutação, a INL não é simétrica o que origina distorção harmónica par. Uma alternativa é a sequência hierarchical symmetrical mirrored, apresentada na Fig. 2.20(a). 21

38 2. Topologia do DAC Erro DNL [LSB] INL [LSB] Sequência de Comutação (a) Exemplo da sequência de comutação para 4 bits. 0,4 0,2 0-0,2-0, Código 0,4 0,2 0-0,2-0, Código (b) INL e DNL correspondente a uma rampa na entrada do DAC. Figura 2.19: Sequência hierarchical symmetrical. 22

39 2.5 Especificações Erro DNL [LSB] INL [LSB] Sequência de Comutação (a) Sequência de comutação. 0,4 0,2 0-0,2-0, Código 0,4 0,2 0-0,2-0, Código (b) INL e DNL correspondente a uma rampa na entrada do DAC. Figura 2.20: Sequência hierarchical symmetrical mirrored. 23

40 2. Topologia do DAC O modo de construção da sequência é idêntico ao anterior com a particularidade de ser intercalar. A sequência começa nos quartos de onde parte para o centro e para os extremos intercaladamente quando lá chega regressa aos quartos preencho os espaços vagos. O objetivo desta sequência é tornar a INL do DAC simétrica, isto é, de modo a que o erro introduzido pela segunda metade dos códigos do DAC sejam simétricos aos da primeira metade dos códigos e assim minimizar a distorção harmónica par. Como se pode observar na Fig. 2.20(b) nos códigos centrais é onde se encontra os maiores desvios na INL, pelos mesmos motivos que na sequência hierarchical symmetrical. A próxima sequência tem como objetivo colocar esses erros nos extremos da caraterística, isto é, nos códigos mais altos e nos códigos mais baixos. Isto porque em sistemas de comunicações, modulações como OFDM têm um nível médio do sinal significativamente abaixo do full scale. A nova sequência é observada na Fig. 2.21(a). Erro DNL [LSB] INL [LSB] Sequência de Comutação (a) Sequência de comutação. 0,4 0,2 0-0,2-0, Código 0,4 0,2 0-0,2-0, Código (b) INL e DNL correspondente a uma rampa na entrada do DAC. Figura 2.21: Nova sequência de comutação direcionada para DACs de comunicações. O modo de construção da sequência de comutação tem o mesmo princípio da anterior mas neste caso começa-se nos extremos e no centro avançando para os quartos intercaladamente e regressando. Pode observar-se na Fig. 2.21(b) que em termos de INL max e INL min os valores são semelhantes 24

41 DNL [LSB] INL [LSB] 2.5 Especificações às dos dois casos anteriores uma vez que se trata da comutação das mesmas fontes, com os mesmos erros. No entanto com esta sequência os erros maiores ocorrem nas extremidades da função de transferência do DAC e a INL mantém-se simétrica, o que trás vantagens tal como foi acima mencionado. Ao utilizar as sequências de comutação consegue-se o cancelamento do erro só a cada par de fontes correntes, pois não se cancelar o erro gerado quando são ligadas as fontes ímpares, como referido anteriormente, é isto que gera os maiores desvios na INL e picos na DNL. Neste trabalho é sugerida uma técnica inovadora para melhorar esse efeito. O método consiste em alternar aleatoriamente entre fontes com erros simétricos cada vez que o DAC recebe uma palavra digital ímpar na sua entrada. Tomemos como exemplo o caso em que a palavra digital à entrada do DAC ativa a primeira fonte em termómetro. Como se pode observar na Fig. 2.21(a) o erro, em módulo, da primeira fonte é aproximadamente igual ao erro, em módulo, da segunda fonte a ser comutada. Embora estejamos num código ímpar podemos aproveitar este fato, selecionando aleatoriamente uma dessas duas fontes, a fonte 1 ou a fonte 2, sempre que à entrada do DAC o código corresponder à primeira fonte de termómetro ativa. Assim, faz-se uma média do erro longo do tempo. Claro está que este processo é feito apenas para os códigos MSB ímpares uma vez que nos códigos MSB pares as duas fontes estão ativas cancelando aproximadamente os erros uma da outra. Na Fig pode-se observar o efeito desta nova técnica de cancelamento do erro utilizando as mesmas fontes de corrente que nos casos anteriores. 0,4 0,2 0-0,2-0, Código 0,4 0,2 0-0,2-0, Código Figura 2.22: Nova técnica de cancelamento do erro. Nota-se que os erros devido às fontes de corrente controladas pelos MSBs foram significativamente atenuados. Nas próximas secções deste capítulo será utilizada esta sequência de comutação, ilustrada na Fig. 2.21(a), em conjunto com a técnica de alternância de fontes de corrente para os códigos impares agora apresentado, de modo a obter as diversas especificações. 25

42 2. Topologia do DAC Fontes de Corrente Extra Nesta secção tenta perceber-se quantas fontes de corrente extra é necessário usar de modo a minimizar a área. Interessa perceber que depois de todas as fontes ordenadas, as N F ontesextra não serão utilizadas quando o DAC estiver a funcionar. Desta forma, serão retirados os outliers e as fontes mais afastadas da média, que consequentemente se traduz em melhores resultados em termos de desempenho estático (INL e DNL menores) e dinâmico do DAC. Contudo, como já foi referido, este trabalho está direcionado para uma redução na área, assim fixando a INL em 1 LSB consegue-se áreas menores, isto é, se σ I /I aumentar até obter estatisticamente INLs de 1 LSB em 99% dos casos a área das fontes de corrente desce, como se pode verificar de (2.8). Com este conceito em mente, para saber quantas fontes extra usar fez-se um varrimento do número de fontes de corrente e, para cada valor, se encontrou um σ I /I que garante a especificação de INL 99% = 1[LSB]. A Fig indica que com o aumento do número de fontes extra o σ I /I aumenta possibilitando assim a diminuição da área de todas as fontes de corrente. No entanto as fontes de corrente extra ocupam área, pelo que não se pode usar um valor indiscriminadamente alto de fontes de corrente extra, o que iria aumentar a área total do DAC. 1,4 1,3 1,2 1,1 1,0 0,9 0,8 0,7 0,6 0, Fontes Extra Figura 2.23: Evolução do desvio padrão das fontes com o aumento do número de fontes de corrente extra para INL=1 LSB. É portanto importante perceber qual a redução na área da matriz de fontes de corrente. A nova área A 1, com fontes extra e com σ I1 /I obtido no estudo anterior, pode ser comparada com a área de uma matriz, A 0, sem fontes extra, com σ I0 /I correspondente a 0 fontes extra. Esta relação é dada por, A 1 A 0 = ( σi0 σ I1 ) 2 2 MSB 1 + N F ontesextra 2 MSB. (2.9) 1 Usando os σ I /I obtidos da Fig pode construir-se o gráfico representado na Fig que relaciona a área relativa, A 1 /A 0, com o número de fontes extra. Observa-se que a linha fontes te a estagnar quando se atinge o valor de 20 fontes extra. Relacionando apenas a área da fonte de corrente, como acabámos de fazer, não se contabiliza a área ocupada pelos interruptores, latches e cascodes que são necessários em cada fonte de corrente. 26

43 2.5 Especificações A área destes elementos não diminui com o aumento do desvio padrão das fontes e para os tomar em consideração, é necessário alterar (2.9). A área da matriz sem fontes extra é dada por, A 0 = K ( ) 2 2 MSB 1 ) + A SW0, (2.10) ( σi0 I onde A SW0 representa a área de todos os interruptores, cascodes, etc. K é dado por K = 1 2 [ A 2 β + A área da nova matriz com as fontes extra é dada por 4A 2 V T (V GS V t ) 2 ]. (2.11) A 1 = K ( ) 2 2 MSB ) 1 + N F ontesextra + ASW0 + A SWind N F ontesextra, (2.12) ( σi1 I onde A SWind é a área de 1 conjunto interruptores+cascode+latch e dado por A SWind = Dividindo (2.12) por (2.10) obtém-se A 1 A 0 = ( K σi1 I A SW0 2 MSB 1 + N F ontesextra. (2.13) ) 2 ( 2 MSB 1 + N F ontesextra ) + ASW0 (1 + ( K σi0 I ) N F ontesextra 2 MSB 1+N F ontesextra ) 2 (2 MSB 1) + A SW0, (2.14) e assumindo que a área total dos interruptores, cascodes e latches, é igual à área total das fontes de corrente tem-se que A SW0 = K ( ) 2 2 MSB 1 ) (2.15) ( σi0 I A 1 A 0 = 1 2 ( σi0 σ I1 ) 2 2 MSBs 1 + N F ontesextra 2 MSBs N F ontesextra 2 MSBs 1+N F ontesextra. (2.16) 2 Na Fig também relaciona a área relativa (contabilizando com cascode, interruptor e latch) com o número de fontes extra, na linha Fontes+Cas.+SW+Latch. pode observar-se que a partir de 12 fontes extra a diminuição da área das fontes de corrente não compensa a área do hardware extra (cascode, interruptor e latch), pode concluir-se que existe um valor óptimo, 12, e este será o número de fontes extra que minimiza a área Comparador Como se pode visualizar na Fig. 2.25, ao introduzir um comparador não ideal pode levar a que o algoritmo de ordenação não ordene as fontes corretamente. A tensão de desvio e o ruído do comparador podem causar decisões erradas. Caso isto aconteça a ordenação não ficará correta, o que 27

44 Área Relativa 2. Topologia do DAC 1,1 1,0 0,9 Fontes Fontes + Cas. + SW + Latch 0,8 0,7 0,6 0,5 0,4 0, Fontes Extra Figura 2.24: Evolução da área com o aumento do número de fontes de corrente extra. comprometerá a calibração. Assim é necessário dimensionar apropriadamente o comparador de modo a que os erros introduzidos pela tensão de desvio e pelo ruído não tenham impacto significativo. De seguida determinam-se os valores da tensão de desvio e valor rms de ruído que garante essa situação. Introduziram-se diferentes erros de tensão de desvio no comparador e para cada um destes calculase o yield da INL. É de esperar que, estatisticamente, com o aumento do erro de tensão de desvio a INL seja cada vez maior, uma vez que a ordenação das fontes de corrente é feita de uma forma mais deficiente. O resultado é apresentado na Fig. 2.26(a) onde se pode observar este comportamento. A Fig. 2.26(a) mostra que para uma tensão de desvio de 0V a INL em 99% dos casos é menor que 0,2LSB. Na Fig. 2.26(b) pode observar-se que a partir de aproximadamente 100µV, para uma INL de 0,2LSB, o nível de confiança baixa para 95%. Assim fixa-se este valor como especificação máxima para o comparador. Para quantificar o efeito do ruído do comparador seguiu-se um processo semelhanate ao que acabou de se descrever para a tensão de desvio: Consideraram-se diferentes valores rms para o ruído, e para cada um destes calcula-se a INL. Novamente, é de esperar que, estatisticamente, com o aumento do ruído a INL seja cada vez maior. O resultado é apresentado na Fig. 2.27(a) onde se pode observar que corresponde ao esperado. Na Fig. 2.27(b) pode observar-se que a partir de aproximadamente 100µV o nível de confiança baixa de 95%. Assim fixa-se este valor como especificação para o comparador. Com o objetivo de tentar relaxar o comparador considerou-se a hipotese de tomar a decisão sobre cada par de fontes de corrente, baseado não em uma única comparação, mas na maioria de várias comparações. O objetivo passa por tentar eliminar o erro introduzido pelo ruído. O esperado será com mais comparações mais preciso será o comparador. Na Fig é apresentado o resultado deste estudo. 28

45 Yield [%] Yield (INL=0,2 LSB) [%] Corrente [µa] Corrente [µa] Corrente [µa] Corrente [µa] 2.5 Especificações Ideal 63 Selecionadas Ideal Não Ideal 63 Selecionadas Fonte de Corrente Fonte de Corrente (a) Comparador ideal. (b) Comparador não ideal (ruído = 100 µv, tensão de desvio = 100 µv). 41 Ideal 41 Ideal 40 Não Ideal 63 Selecionadas 40 Não Ideal 63 Selecionadas Fonte de Corrente Fonte de Corrente (c) Comparador não ideal (ruído = 200 µv, tensão de desvio = 200 µv). (d) Comparador não ideal (ruído = 500 µv, tensão de desvio = 500 µv). Figura 2.25: Comparação entre um comparador ideal e não ideal uv 26 uv 53 uv 79 uv 105 uv 132 uv 158 uv 184 uv 211 uv 237 uv 263 uv 290 uv 316 uv 342 uv 368 uv 395 uv 421 uv 447 uv 474 uv 500 uv 0 0,2 0,4 0,6 0,8 1 INL [LSB] Offset [µv] (a) Função distribuição acumulada da INL para diferentes valores da tensão de desvio do comparador. (b) Variação da tensão de desvio fixando a INL=0,2LSB. Figura 2.26: Estudo para obter a tensão de desvio do comparador. 29

46 Yield (INL=0,2 LSB) [%] Yield [%] Yield (INL=0,2 LSB) [%] 2. Topologia do DAC uv 35 uv 69 uv 104 uv 138 uv 172 uv 207 uv 241 uv 276 uv 310 uv 345 uv 379 uv 414 uv 448 uv 483 uv 0 0,2 0,4 0,6 0, INL [LSB] Ruído [µv] (a) Função distribuição acumulada da INL para diferentes valores de ruído. (b) Variação do ruído fixando a INL=0,2LSB. Figura 2.27: Estudo para obter o ruído do comparador Ruído [µv] 1 Comp. 3 Comp. 5 Comp. 7 Comp. 9 Comp. 11 Comp. 13 Comp. 15 Comp. Figura 2.28: Efeito da decisão por maioria no ruído do comparador. 30

47 Yield [%] Yield [%] Yield [%] Yield [%] 2.5 Especificações O comportamento observado na Fig corresponde ao esperado, podo concluir-se que se o comparador tiver um ruído for demasiado alto para as especificações uma das soluções pode passar por fazer várias comparações e tomar uma decisão por maioria. Como será explicado mais à frente neste documento, este último procedimento não será aplicado neste trabalho devido a ser um processo moroso so que foi implementada outra solução. E assim as especificações para o comparador são: ruído total = 100 µv, tensão de desvio = 100 µv e 1 comparação por amostra. De seguida compara-se os resultados dos estudos anteriores. Na Fig pode observar-se a comparação entre: comparador ideal com 0 fontes extra; comparador ideal com 12 fontes extra; e 12 fontes extra com um comparador com 100µV de ruído e 100µV de tensão de desvio Fontes Extra e Comp. Ideal 12 Fontes Extra e Comp. Ideal 12 Fontes Extra e Comp. Real 0 0,1 0,2 0,3 0,4 0, Fontes Extra e Comp. Ideal 12 Fontes Extra e Comp. Ideal 12 Fontes Extra e Comp. Real 0 0,05 0,1 0,15 0,2 0,25 0,3 INL [LSB] DNL [LSB] (a) Função Distribuição acumulada da INL. (b) Função Distribuição acumulada da DNL. Figura 2.29: Comparação entre o modelo com as diferentes especificações. Da comparação advém que, como era de esperar, com 12 fontes extra os resultados melhoram, ficando com uma INL 99% = 0, 2LSB mas quando se trata de um comparador não ideal perde-se no desempenho so que a INL 99% = 0, 35LSB. A Fig compara os resultados com e sem calibração Sem Calibração Com Calibração 0 0,5 1 1, Sem Calibração Com Calibração 0 0,2 0,4 0,6 0,8 INL [LSB] DNL [LSB] (a) Função Distribuição acumulada da INL. (b) Função Distribuição acumulada da DNL. Figura 2.30: Comparação entre o modelo com e sem calibração, para σ I /I = 0, 17%. 31

48 Yield [%] 2. Topologia do DAC Pode concluir-se que o desempenho melhora significativamente passando de INL 99% = 1LSB para INL 99% = 0, 35LSB para σ I /I = 0, 17% Área das Fontes de Corrente Uma vez que os resultados em termos de linearidade estática são melhorescomo mostra a Fig opta-se por fazer o dimensionamento para σ I /I maior de modo a obter INL 99% = 1LSB indo de encontro às especificações para este DAC. A Fig mostra a variação do σ I /I de modo a obter o yield da INL ,5 1 1,5 2 2,5 3 Figura 2.31: Estudo da variação do sigma das fontes. Neste estudo varia-se o desvio padrão da corrente das fontes de modo a perceber quando é que a INL é superior a 1LSB. Analisando a Fig observa-se que pode aumentar-se o σ I /I até 1% garantindo que estatisticamente a INL = 1LSB com um grau de confiança de 95%. Como inicialmente e sem calibração tem-se que σi/i = 0, 17% o fato de com este método de calibração se poder usar σ I /I = 1% é possível diminuir a área da matriz de fontes de corrente em aproximadamente 34,6 vezes, o que reduz a área do DAC. Isto reduz também a capacidade parasita o que se traduz numa melhor linearidade dinâmica. 32

49 3 Blocos Analógicos Contents 3.1 Introdução Fonte de Corrente Amostragem Comparador Calibração da tensão de desvio

50 3. Blocos Analógicos 34

51 3.1 Introdução 3.1 Introdução Neste capítulo são apresentados alguns dos blocos analógicos do DAC, nomeadamente a fonte de corrente, o comparador e o bloco de amostragem. Será apresentada e dimensionada a fonte de corrente a utilizar, para o caso sem calibração. Uma vez que o objetivo deste trabalho passa por utilizar a calibração de forma a reduzir a área da matriz de fontes de corrente, posteriormente são apresentadas as alterações na fonte de corrente de modo a ser possível a calibração, assim como o novo dimensionamento. É também dimensionado o bloco de amostragem que amostra as tensões das fontes de corrente para de seguida ser feita a comparação. Neste capítulo também será apresentado o comparador bem como um método para minimizar a tensão de desvio deste. 3.2 Fonte de Corrente A célula da fonte de corrente representada na Fig. 3.1 é constituída pelo transístor da fonte de corrente M 1, o cascode M 2, os interruptores M 3 e os cascodes de óxido grosso M 4, bem como duas fontes de corrente auxiliares. Figura 3.1: Circuito elétrico da célula de corrente sem calibração. As dimensões do transístor da fonte de corrente depem, da Amplitude Máxima de Saída Full- Scale Output (FSO) da corrente do DAC e da tecnologia onde o conversor será implementado. Pode demonstrar-se que o desvio padrão, σ I, da corrente, I, que passa num transistor com dimensões W e L é dado por [7] [ ] ( σi ) 2 1 = A 2 4A 2 V T β + I 2W L (V GS V t ) 2, (3.1) onde os valores de A β e A V T são propriedades de matching determinados por flutuações na mobilidade e depem da tecnologia usada. V GS é a tensão entre a gate e a source do transístor, V t a tensão 35

52 3. Blocos Analógicos necessária para ligar o transístor e, W e L o comprimento e a largura do canal do transístor, respetivamente. Esta equação indica que caso se preta diminuir o σ I duas vezes é necessário aumentar a área do transístor quatro vezes. Do modelo quadrático, vem a depência da corrente e é dado por onde W L = 2I cs µc ox (V GS V t ) 2, (3.2) I cs = I F S 2 N MSB 1. (3.3) Os parâmetros A β, A V T e µc ox foram obtidos por simulação e são apresentados na Tab A β A V T µc ox_fino µc ox_grosso 0,436% 3,078 mv.µm 111,11 µa/v 2 45,69 µa/v 2 Tabela 3.1: Tabela de parâmetros. Sabo que a resistência de saída é de 200Ω e que a corrente máxima de saída I F S = 2, 5mA tem-se que V F S = 0, 5V. Uma vez que a alimentação é V dd = 1, 8V escolhe-se V DS = 325mV e uma margem de 175mV tem-se que V GS V t = 150mV. De (3.1) e (3.3), sabo que I F S = 2, 5mA, N MSB = 6, σ I /I = 0, 17%, tem-se que ( W L (W L) 1 = 294, 7µm 2, consequentemente W 1 = 97µm e L 1 = 3µm. ) 1 = 32 e Enquanto que as dimensões do transístor da fonte de corrente são determinadas pela corrente e pelas considerações de desemparelhamento, as dimensões dos interruptores e cascodes são determinados pela corrente e velocidade de operação. Deste modo, o L do interruptor M 3 é escolhido para ser o mínimo da tecnologia, L 3 = 40nm. O objetivo é colocar o interruptor o mais pequeno possível de modo a diminuir a capacidade parasita no nó e assim beneficiar o tempo de estabelecimento do conversor. Como a corrente que passa no interruptor é a mesma que a do transístor da fonte de corrente, de (3.3) é obtido W 3 = 1, 3µm. Quanto ao cascode, M 2, a corrente que lá passa é a mesma que no transístor da fonte de corrente e no interruptor. Deve-se implementar um cascode cuja relação g m /g ds seja suficientemente grande para este ficar bem saturado. Assim, escolhe-se um L 2 = 90nm e de (3.3) vem que W 2 = 3µm. Para o dimensionamento do cascode de óxido grosso, M 4, é necessário contabilizar com a corrente auxiliar, cuja função é, não descarregar a capacidade parasita presente no nó sempre que os interruptores comutam a corrente para a saída N ou P, ficando o circuito com melhor desempenho dinâmico [8]. Esta corrente auxiliar é aproximadamente 2µA e, escolho L mínimo para este transístor tem-se que L 4 = 0, 27µm e W 4 = 22, 1µm. Com a introdução da calibração neste DAC é necessário adicionar dois novos ramos à célula da fonte de corrente de modo que a corrente seja direcionada para o comparador. Assim, como se pode observar na Fig. 3.2, os dois novos ramos são réplicas dos já existente de modo a ter as mesmas condições de funcionamento quando se está em modo de calibração. 36

53 3.3 Amostragem Figura 3.2: Circuito elétrico da célula de corrente com calibração. Quando o DAC está em funcionamento normal são selecionados os interruptores SW p e SW n e a corrente é encaminhada para a saída P e N respetivamente. Quando o conversor está em calibração são selecionados os interruptores SW cal e SW cal_dmy. O SW cal encaminha a corrente para uma resistência onde é feita a amostragem antes do comparador, e SW cal_dmy que encaminha a corrente para uma resistência dummy de igual valor. As dimensões dos transístores mantêm-se com a exceção do transístor da fonte de corrente. Uma vez que, com a calibração, o σ I /I = 1%, possibilitando assim a diminuição da área do transístor da fonte de corrente. De (3.3) vem que ( ) W L = 32 e de (3.1) vem que (W L) 1 1 = 8, 52µm2, consequentemente W 1 = 16µm e L 1 = 0, 52µm. Com a calibração consegue-se uma redução na área de 34,6 vezes em relação à área inicial do transístor da fonte de corrente. 3.3 Amostragem Para comparar as fontes de corrente, implementou-se um circuito que amostra a tensão gerada por cada uma delas na resistência R, em condensadores como mostra a Fig I n... I 2 I 1 phn ph2 ph1 dphsw1 offset_cal latch OffsetOK q R C 1 qz dphsw2 C 2 C 1=C 2=C Figura 3.3: Circuito simplificado da amostragem no comparador. 37

54 3. Blocos Analógicos Uma alternativa, seria colocar duas resistências de igual valor, so que assim, podiam ser amostradas as duas fontes em simultâneo. Com esse método introduz-se um erro na tensão amostrada devido ao desemparelhamento das resistências. Escolheu-se uma única resistência para amostrar a tensão gerada pelas fontes de corrente, porque deste modo, as duas fontes de corrente são amostradas nas mesmas condições. O modo de funcionamento deste circuito é simples, inicialmente liga-se ph1 e dphsw1, e a tensão da resistência, gerada por I 1, é amostrada no C 1. De seguida mantém-se ligado ph1, liga-se dphsw2 e acontece a mesma coisa para I 2. Por fim é feita a calibração da tensão de desvio, ativando offset_cal, ficando o circuito à espera que a tensão de desvio seja calibrada. Depois de calibrada a tensão de desvio entra-se num loop onde são comparadas fontes de corrente duas a duas, até obter a ordenação completa das fontes. Inicialmente liga-se ph1 e dphsw1, e a tensão da resistência, gerada por I 1, é amostrada no C 1. De seguida liga-se ph2 e dphsw2, e acontece a mesma coisa para a I 2. O comparador é então ativado, indicando qual das fontes de corrente é maior. De seguida é ligado ph2 e dphsw1, os condensadores são novamente colocados à mesma tensão, é feita a calibração da tensão de desvio e volta a repetir-se o loop para duas novas fontes de corrente. To em conta a especificação para o ruído total do comparador, 100µV, indicadas no capítulo anterior, e to em conta que a potência de ruído dos sinais amostrados no condensador é [9] v 2 n = kt C, (3.4) onde k é a constante de Boltzmann, T é a temperatura em Kelvin e C a capacidade. Uma vez que se trata de um circuito diferencial é necessário reformular (3.4) v 2 dif = 2kT C. (3.5) Optou-se por dividir o ruído em partes iguais, tanto para o circuito de amostragem como para o comparador, ficando assim 70µV para cada um deles, cumprindo desta forma as especificações ( ) 2 ( ) 2 vt 2 OT AL = vcomp 2 + vdif 2 = 70µ2 + 70µ 2 = 98, 99µV. (3.6) Para que o valor de modo comum da tensão de entrada do comparador seja 0,4V (o que garante o bom funcionamento do mesmo) e uma vez que a corrente das fontes MSBs é I = 40µA, escolhese uma resistência de 10kΩ. Assim, to em conta o ruído e a constante de tempo (τ), é possível escolher o condensador a usar. Na Tab. 3.2 pode visualizar-se a relação entre o ruído e a constante de tempo. C [pf] v dif [µv] τ [ns] 0,1 298, , , , , Tabela 3.2: Relação entre o ruído e a constante de tempo. 38

55 3.3 Amostragem To em conta (3.6) e a Tab. 3.2, o condensador que deve ser escolhido é o de C = 2pF. Este condensador, juntamente com a resistência de 10kΩ, tem uma constante de tempo elevada, 20ns, o que torna o circuito demasiado lento. Uma solução passa por, permitir mais ruído na parte de amostragem e tentar diminuir o ruído no comparador. Deste modo, opta-se por colocar um condensador menor, 1pF, o que torna o circuito duas vezes mais rápido, mesmo optando por várias comparações de modo a reduzir o ruído do comparador. Assim, a nova divisão do ruído é ( ) 2 ( ) 2 vt 2 OT AL = vcomp 2 + vdif 2 = 34µ2 + 94, 4µ 2 = 100, 33µV. (3.7) Com este condensador e resistência de amostragem será necessário esperar alguns ciclos de relógio para que a tensão estabilize. Assim, de modo a concluir quanto tempo é necessário esperar, como ilustra a Fig. 3.4, considera-se o caso extremo em que a primeira fonte carregada no condensador tem um erro de 5σ e que a fonte que será carregada de seguida tem um erro de 5σ. V V max fonte1 fonte2 erro V min T s t Figura 3.4: Tensão amostrada no condensador. A tensão ilustrada na Fig. 3.4, v o (t) é dada por v o (t) = V f (V f V i ) e t τ, (3.8) onde V i é a tensão inicial e V f a tensão final. Deste modo e to em conta que o σ I I = 1%, I max = 40µ(1 + 5%) = 42µA, (3.9) I min = 40µ(1 5%) = 38µA, (3.10) V max = 420mV, (3.11) V min = 380mV, (3.12) V = V max V min = 40mV. (3.13) 39

56 3. Blocos Analógicos O erro na entrada do comparador tem de ser inferior a 100µV, assim, v o (t) = V min V e Ts τ (3.14) V min v o (t) = V e Ts τ (3.15) erro = V e Ts τ. (3.16) De (3.16) o tempo de estabelecimento é dado por T s = 59, 9ns. Com este tempo de estabelecimento conclui-se que, a frequência máxima possível para amostrar a tensão nos condensadores de amostragem é f max = 16, 7MHz. Na Fig. 3.5 pode-se visualizar a simulação que mostra a tensão amostrada nos dois condensadores. Figura 3.5: Simulação da tensão amostrada no condensador. Observa-se que os condensadores partem da mesma tensão, o que significa que vem da situação em que foi calibrada a tensão de desvio do comparador. É carregada uma fonte no C1, outra no C2 e são feitas várias comparações. De seguida os condensadores são colocados ao mesmo potencial, é feita a calibração de da tensão de desvio e são carregadas novas fontes. A máquina de estados que controla a calibração, explicada no próximo capítulo, divide o relógio de entrada (320 MHz) de forma a respeitar a frequência máxima f max, enquanto o DAC está na calibração. Por simulação, obteve-se que a capacidade parasita na entrada do comparador é C p = 78, 78fF, assim implementou-se um condensador de amostragem cuja capacidade é C = 920f F. Este condensador foi implementado usando um dispositivo MOS, so a capacidade dada por, C = W LC ox, (3.17) onde a capacidade por unidade de área do óxido é C ox = 5, 84 [ ff/µm 2], ficando assim o condensador com W = 15, 75µm e L = 10µm. Na Fig. 4.2 mostra-se o circuito implementado. De modo a tentar compensar a injeção de carga e com o objetivo de garantir que a tensão de modo comum fique sempre 400mV, foi necessário colocar transístores junto dos interruptores. A injeção de carga não é um problema para as medidas, uma vez que, esta tem o mesmo efeito em ambos os condensadores. Admitindo que o efeito nos condensadores deixa de ser igual, devido aos desemparelhamentos nos interruptores, é necessário contabilizar essas diferenças. Deste modo, ao 40

57 3.4 Comparador Figura 3.6: Amostragem no comparador. colocar os condensadores ao mesmo potencial e posteriormente efetuar-se a calibração da tensão de desvio do comparador, consegue-se anular a tensão de desvio gerada por essa injeção de carga. 3.4 Comparador O comparador utilizado neste trabalho, tem como base o comparador dinâmico apresentado em [10], modificado para ter um par diferencial do tipo PMOS. Na Fig. 3.7, pode observar-se parte do circuito elétrico do comparador. Quando o sinal latch está desligado (latch = 0 e latch = 1), o comparador está no modo reset, onde os nós v OP e v ON são puxados a V dd através dos transístores M 4a e M 4b respetivamente. Os nós v DN e v DP estão ambos a 0V através de M 7a e M 7b, como M 8 está ao corte, não existe corrente a passar no par diferencial M 1a e M 1b. Quando o sinal latch fica ativo (latch = 1 e latch = 0), os transístores M 7 passam a estar ao corte, a corrente começa a passar por M 8 e pelos transístores do par diferencial, carregando assim os nós v DN e v DP. Quando o v GS do M 5a ou M 5b passa a ser maior que a tensão de limiar, V t, estes começam a conduzir descarregando assim os nós de saída. Com os transístores M 5 em condução, os transístores M 6 e M 3 formam um par de inversores, ligados costas com costas, implementando assim uma realimentação positiva. Assumindo que a tensão de entrada é positiva (v IP >v IN ), o nó de saída v ON irá começar a descarregar antes de v OP, uma vez que v DP atinge o V t do M 5b antes do v DN, atingir o V t de M 5a. Dado que v OP está ligado à porta de M 6b e M 3b, o aumento da tensão fará com que o transístor PMOS conduza menos e o NMOS mais. A realimentação positiva, utilizando inversores costas com costas, faz com que a saída do comparador transite rapidamente para o estado final: v OP a V dd e v ON a zero. Esta fase é chamada de regeneração e está ilustrada na Fig

58 3. Blocos Analógicos Figura 3.7: Parte do circuito elétrico do comparador dinâmico desenvolvido neste trabalho. Figura 3.8: Tensões de saída do comparador para v IP >v IN [5]. 42

59 3.4 Comparador Na Fig. 3.9 pode observar-se a simulação das tensões de saída do comparador. Figura 3.9: Simulação das tensões de saída do comparador. Como foi referido na secção anterior, o ruído referido à entrada do comparador tem que ser inferior a 34µV. Para obter este valor iremos recorrer a uma decisão por maioria, assim so o comparador é dimensionado de modo a que o ruído referido à entrada seja inferior a 100µV. O ruído do comparador é dominado pela contribuição do primeiro andar. Isto acontece porque, M 1 e C D formam um integrador com ganho maior do que 1, que reduz o ruído, referido à entrada, gerado pelo andar de regeneração (M 3 M 6 ). Assim, o ruído produzido pelo segundo andar do comparador será ignorado e só o ruído gerado pelo primeiro andar será contabilizado. Considerando que o ruído produzido por M 1a e M 1b é apenas ruído térmico, a densidade espectral de potência do ruído na corrente de dreno nos transístores MOS na saturação é dado por [9] i 2 n = 4kT γg m, (3.18) onde k é a constante de Boltzmann, T a temperatura em Kelvin, γ 1 para transístores de canal curto e g m é a transcondutância do transístor. De acordo com [10] o ruído referido à entrada do primeiro andar do comparador é dado por ( ) 2 vcomp 2 1 I M1 4kT, (3.19) V t1 C D g m1 onde I M1 é a corrente que passa em cada transístor (M 1a e M 1b ), g m1 é a transcondutância dos mesmos transístores, C D é a capacidade nos nós V DP e V DN e V t1 é a tensão necessária para ligar os transístores M 1. Considerando que os transístores estão na inversão forte a transcondutância de M 1 é dada por Substituindo (3.20) em (3.19), a capacidade é dada por g m1 = 2I M 1 V OV D. (3.20) ( ) 2 vcomp 2 1 4kT ( v 2 COMP V t1 C D I M1 2I M1 (3.21) V OV D ) 2 2kT V OV D V t1 C D (3.22) 43

60 3. Blocos Analógicos pelo que C D = 2kT V OV D ( ) 2, (3.23) vcomp 2 V t1 to em conta a expressão anterior e dado que V OV D = 0, 2V e v 2 COMP C D = 636, 9fF. = 100µV o condensador Este condensador foi implementado usando um dispositivo MOS, onde a capacidade é dada por (3.17) so o C ox = C ox_fino = 14, 2 [ ff/µm 2] e assim o condensador fica com W = 44, 9µm e L = 10µm. De modo a obter o ruído referido à entrada do comparador foi feita uma simulação transient noise no HSPICE com 1000 decisões do comparador com um sinal de entrada constante e igual a 1 mv. Assim, o ruído referido à entrada é dado por σ = E[X 2 ] E[X] 2 v 2 COMP sim = onde A representa o ganho. ( V DP,DN_RMS ) 2 ( V DP,DN ) 2 A, (3.24) Uma vez que o comparador é um sistema linear variante no tempo, assim foi necessário escolher um instante para obter esse ganho. Assim instante escolhido foi o início da fase de regeneração e foi amostrado 1000 vezes. Na Fig observa-se o ruído do comparador. Figura 3.10: simulação do ruído do comparador. Por simulação, observou-se que vcomp 2 sim = 102, 2µV e assim opta-se por fazer uma decisão por maioria. Deste modo são efetuadas 7 decisões no comparador e de seguida uma decisão por maioria de modo a baixar o ruído do comparador. Assim, tem-se que o ruído referido à entrada do comparador com várias decisões é dado por vcomp 2 T OT AL = N comp ( ) 2 vcomp 2 N 2 comp onde N comp é o número de decisões feitas pelo comparador., (3.25) De (3.25), sabo que foram feitas 7 comparações, tem-se que v 2 COMP T OT AL sim = 38, 7µV. 44

61 3.4 Comparador Por simulação, Fig pode observar-se do ruído do comparador, contabilizando com o circuito de amostragem, e com o comparador apenas a fazer uma decisão. Figura 3.11: Simulação do ruído do comparador com circuito de amostragem. Observa-se que v 2 dif sim = 102, 4µV e que no final, com o circuito de amostragem e o comparador, fica-se então com v 2 T OT AL = ( v 2 comp sim ) 2 + (v 2 dif sim ) 2 = 38, 7µ , 39µ 2 = 109, 4µV. (3.26) Calibração da tensão de desvio Como já foi referido, o comparador tem uma tensão de desvio inerente, devido ao fato de haver erros aleatórios no processo de fabrico dos transístores. Um método para minimizar essa tensão de desvio do comparador é apresentado na Fig Figura 3.12: Esquema de calibração da tensão de desvio [5]. Adicionalmente ao par diferencial principal, com a transcondutância, g m1 (que corresponde ao par diferencial M 1 da Fig. 3.7), existe um par diferencial auxiliar, g m2, cuja tensão de entrada é guardada pelo condensador C S. A malha de retroação composta pelo comparador, o par diferencial auxiliar e os condensadores comutados, ajustam a tensão de calibração, v CAL, de modo a cancelar a tensão 45

62 3. Blocos Analógicos de desvio. V OS1, V OS2 e V OSl são as tensões de desvio do par diferencial principal, auxiliar e do comparador, respetivamente. Em funcionamento normal S 1 está ligado, e a tensão de entrada é aplicada ao par diferencial principal. Durante a calibração, S 2 curto circuita a entrada de g m1 para a massa, o que amplifica a sua própria tensão de desvio e assim assumindo que i 2 = 0. v OA = g m1 R 0 V OS1, (3.27) Se o comparador for ligado neste instante, irá decidir 1 se g m1 R 0 V OS1 > V OSl e 0 caso contrário. Assim, esta decisão é determinada pela tensão de desvio do comparador, juntamente com o pré-amplificador. De seguida, o bloco Selection_Logic (que será explicado no Capítulo 5 deste documento), seleciona a tensão de calibração a aplicar na entrada do par diferencial auxiliar, to em conta a decisão do comparador. Este ajuste é feito carregando C P, que corresponde à capacidade parasita desse nó, com V MAX ou V MIN, depo da decisão do comparador. De seguida C P é ligado a C S por S 3. Uma vez que C S é muito maior que C P, v CAL é ajustado em passos pequenos. O ciclo repete-se até que a decisão do comparador seja contrária às decisões tomadas anteriormente, ficando assim a calibração da tensão de desvio concluída. Quando v OA está acima do limiar de decisão do comparador, este decide 1, carregando C P com V MAX e aumentando a tensão de calibração, reduzindo assim, a tensão v OA em relação a V OSl. Com isto, a tensão de calibração é ajustada de modo a que o comparador esteja no limiar de decisão quando a tensão de entrada do pré-amplificador, g m1, é zero (situação forçada no inicio da calibração). A tensão de calibração quando esta situação ocorre é V CALopt. Analisando o circuito, as expressões da variação da tensão no nó v CAL são dadas por v CAL+ [n] = v CAL [n 1] + (V MAX v CAL [n 1]) v CAL [n] = v CAL [n 1] + (V MIN v CAL [n 1]) C P C P + C S, (3.28) C P C P + C S. (3.29) Considerando a condição inicial v CAL [0] = 0, o primeiro passo da calibração pode ser escrito v CALinicial = que é valido até v CAL atingir o seu limite, v CALopt. ( V MAX V ) MAX V MIN C P, (3.30) 2 C P + C S A calibração da tensão de desvio, neste trabalho, é implementada de modo a que, quando v OA está no limiar de decisão do comparador, e o comparador toma uma decisão oposta às anteriores, o bloco Selection_Logic bloqueia o circuito nesse estado, ficando assim, uma tensão de desvio residual, que no máximo é dado por V OSmax = ± g ( m2 V MAX V ) MAX V MIN C P. (3.31) g m1 2 C P + C S 46

63 3.4 Comparador Uma vez que, a tensão de desvio depois da calibração é armazenada no condensador e este, ao longo do tempo perde a sua carga devido às correntes de fuga, é necessário recalibrar a tensão de desvio. Deste modo, optou-se por fazer esta calibração a cada duas fontes comparadas. Colocando a transcondutância do par diferencial auxiliar g m2 = gm1 5, com V MAX = 100mV e V MIN = 100mV e para obter uma tensão de desvio máxima do comparador inferior a 100uV, a capacidade C S tem que ser dimensionada de modo a verificar-se C P C S 800. (3.32) Este condensador foi implementado usando um dispositivo MOS, onde a capacidade é dada por (3.17) e na Fig é identificado como C SP e C SN. Na Fig é apresentado a implementação do circuito de calibração da tensão de desvio, integrado com o circuito do comparador dinâmico. Figura 3.13: Circuito do comparador juntamente com o circuito de calibração da tensão de desvio. Os transístores M 2 formam o par diferencial auxiliar, representado na Fig como g m2, e os transístores M 1,o primeiro andar do comparador, formam o par diferencial principal, que na Fig corresponde a g m1. Comparando a Fig com a Fig pode observar-se que não existe S 1 nem S 2. Isto é feito para calibrar também os desemparelhamentos na injeção de carga dos interruptores dphsw1 e dphsw2 representados na Fig De modo a verificar a calibração, efetuou-se uma primeira simulação de montecarlo e mediu-se a tensão de desvio em cada run com a calibração desligada. De seguida, calculou-se o desvio padrão das tensões de desvio (σ) e numa outra simulação foi forçado no comparador uma tensão de desvio com um desvio padrão de 6σ. Deste modo, prete-se colocar uma tensão de desvio de pior caso 47

64 3. Blocos Analógicos (6 vezes maior) e garantir que a calibração a consegue minimizar. Das simulações de montecarlo obteve-se desvio padrão das tensões de desvio σ = 2, 8mV, assim foi forçado uma tensão de desvio de 16, 8mV no comparador e, ajustando V MAX e V MIN, bem como a relação entre g m1 e g m2 garante-se a calibração. Depois de ajustado V MAX = 450mV, V MIN = 350mV e g m2 = gm1 5, obteve-se a simulação pode ser visualizada na Fig Figura 3.14: Evolução da tensão diferencial de calibração da tensão de desvio. Na Fig pode verificar-se que a tensão de desvio depois da calibração é no máximo 27, 7uV, isto porque, no último incremento o comparador tem uma decisão contrária às anteriores e logo o limiar de decisão está entre os 27, 7uV do último incremento. Figura 3.15: Zoom na simulação anterior para verificar a tensão de desvio do comparador depois da calibração da tensão de desvio. 48

65 4 Blocos Digitais e Simulações Contents 4.1 Introdução Máquina de Estados que Controla o Circuito de Amostragem Máquina de Estados de Controlo da Calibração da Tensão de Desvio Controlo das Fontes Algoritmo de Calibração

66 4. Blocos Digitais e Simulações 50

67 4.1 Introdução 4.1 Introdução Neste capítulo são apresentados os blocos digitais necessários ao funcionamento do DAC, nomeadamente máquinas de estado, circuitos de controlo e o bloco digital onde será implementado o algoritmo de calibração. As máquinas de estados implementadas são máquinas de Moore e são utilizadas para gerar as diferentes fases que controlam dos interruptores de amostragem das fontes no comparador, bem como para a controlar a calibração da tensão de desvio do comparador. Foi também necessário implementar um circuito de controlo de modo a discernir a seleção de fontes em modo de calibração e em funcionamento normal. Por fim será apresentado o bloco digital onde está implementado o algoritmo de calibração e o restante código necessário para que o conversor funcione normalmente depois da calibração. Neste capítulo também é possível visualizar as simulações efetuadas ao DAC. 4.2 Máquina de Estados que Controla o Circuito de Amostragem Como já foi referido no capítulo anterior, e pode ser visualizado na Fig. 3.3, as fontes de corrente são direcionadas para o comparador através de um único condutor. Por esse motivo, antes do comparador existe um circuito de amostragem onde, a tensão correspondente à fonte I 1 é armazenada no condensador C 1 e a tensão correspondente à fonte I 2 é armazenada no condensador C 2. Por fim o comparador toma uma decisão com base nas duas tensões armazenas nos respetivos condensadores. É necessário uma máquina de estados que gere as fases que controlam os interruptores das fontes de corrente, ph1 e ph2, bem como, as fases que controlam os interruptores antes dos condensadores, dphsw1 e dphsw2, ilustrado na Fig Na Fig. 4.1 pode visualizar-se o fluxograma da máquina de estados. Inicialização (000) Carrega C1 com I1 (001) Carrega C2 com I1 (010) Calibração Offset (011) OffsetOK=1 Sim Carrega C1 com I1 (100) Não Carrega C2 com I2 (101) Comparação (110) Carrega C1 com I2 (111) Figura 4.1: Fluxograma da amostragem no comparador. 51

68 4. Blocos Digitais e Simulações Esta máquina de estados tem uma entrada de relógio (clk), uma entrada de enable (enable) e outra que fica ativa quando a calibração da tensão de desvio do comparador estiver concluída (offsetok). Quanto a saídas, existe um sinal para controlar os interruptores cada fonte de corrente (dphsw1 e dphsw2), um sinal para controlar os interruptores antes dos condensadores (ph1 e ph2), um sinal para ativar a comparação (latch) e outro para ativar a calibração da tensão de desvio (offset_cal), como se pode observar na Fig Antes do comparador começar a comparar as diversas fontes de corrente, é necessário efetuar a calibração da tensão de desvio do comparador de modo a minimizar os erros de comparação. Para isso liga-se uma das fontes, neste caso a fonte I 1, e carrega-se ambos os condensadores com a tensão correspondente à fonte I 1, estados (001) e (010). De seguida tem-se o estado (011), onde se efetua a calibração da tensão de desvio do comparador ativando a saída (offset_cal). A máquina de estados não avança enquanto a calibração não estiver concluída, ou seja, enquanto a entrada (offsetok) não estiver ativa. Uma vez ativa, a calibração da tensão de desvio está concluída e pode iniciar-se a comparação das diversas fontes. No estado (100), para que seja guardado o valor correto da fonte de corrente no condensador, em primeiro lugar é ligada a fonte de corrente, espera-se o tempo de estabelecimento da fonte. Trata-se de um intervalo de tempo reduzido, só para que não haja oscilações quando se liga o condensador, pois este, juntamente com a resistência, tem uma constante de tempo grande, 10ns. No final acontece o mesmo, o condensador é desligado e só depois se desliga a fonte, para que não seja guardado no condensador um valor errado, devido à fonte estar a comutar. No estado (101), passa-se exatamente a mesma coisa mas para a fonte I 2. Uma vez carregadas as tensões das fontes nos respetivos condensadores é feita a comparação, estado (110), ativando o sinal latch. No próximo ciclo de relógio (111), a tensão na resistência, gerada por I 2, é colocada no C 1, de modo a ficarem os dois condensadores com o mesmo potencial, visto que no condensador C 2 já tinha a tensão correspondente à fonte I 2, e faz-se novamente a calibração da tensão de desvio do comparador. É necessário fazer novamente a calibração da tensão de desvio pois o condensador que armazena o valor residual da tensão de desvio perde o seu valor com o passar do tempo devido a correntes de fuga. Entretanto, no bloco digital, são selecionadas duas novas fontes para serem comparadas e de seguida começa um novo ciclo assim que o sinal (offsetok) vem ativo. A máquina de estados implementa este ciclo até que seja concluído o algoritmo de calibração. Na Tab. 4.1 pode-se observar a tabela de verdade desta máquina de estados. Recorro aos mapas de Karnaugh obtêm-se as seguintes equações lógicas 52

69 4.3 Máquina de Estados de Controlo da Calibração da Tensão de Desvio Estado Actual Estado Seguinte Estado Saídas OffsetOK=0 OffsetOK=1 Q a Q b Q c latch ph1 ph2 dphsw1 dphsw2 offset_cal Q a Q b Q c Q a Q b Q c Tabela 4.1: Tabela de verdade para a máquina de estados da amostragem do comparador. D a = Q a Q b + Q a Q b Q c + OffsetOKQ a Q b Q c, (4.1) D b = Q b Q c + Q a Q c + Q b Q c + OffsetOKQ b Q c, (4.2) D c = Q b Q c + Q b Q c + Q a Q b + OffsetOKQ b Q c, (4.3) latch = Q a Q b Q c, (4.4) ph1 = Q a Q b Q c + Q a Q b Q c + Q a Q b Q c, (4.5) ph2 = Q a Q b Q c + Q a Q b Q c, (4.6) dphsw1 = Q a Q c + Q a Q b + Q b Q c, (4.7) dphsw2 = Q a Q b Q c + Q a Q b Q c + Q a Q b Q c, (4.8) offset_cal = Q a Q b Q c, (4.9) onde D a, D b e D c representa a entrada dos flip-flops. Simplificando as equações lógicas obtém-se o circuito apresentado na Fig Na Fig. 4.3 pode visualizar-se a simulação do circuito anterior. 4.3 Máquina de Estados de Controlo da Calibração da Tensão de Desvio O comparador tem uma tensão de desvio inerente que pode resultar em decisões erradas, e que é necessário minimizar. Com este intuito utilizou-se o circuito apresentado na Fig que necessita de uma máquina de estados para controlar os diversos sinais. Esta máquina de estados está representada na Fig com o bloco Selection_Logic, onde S 4 e S 5 corresponde a posvos e negvos respetivamente, e S 3 corresponde a phchrg na Tab Na Fig. 4.4 pode visualizar-se o fluxograma da máquina de estados de calibração da tensão de desvio do comparador. A máquina de estados tem uma entrada de relógio (clk) e uma entrada para iniciar a calibração (offsetcal), que vem da máquina de estados descrita na secção anterior, e duas entradas com a decisão do comparador (q e qz). Quanto a saídas, o sistema tem um sinal que liga uma tensão positiva em C p (posvos), Fig. 3.13, um sinal que liga uma tensão negativa C p (negvos), um sinal que liga C p ao C s 53

70 4. Blocos Digitais e Simulações Figura 4.2: Circuito da máquina de estados da amostragem do comparador. 54

71 4.3 Máquina de Estados de Controlo da Calibração da Tensão de Desvio Figura 4.3: Simulação da máquina de estados da amostragem do comparador. Comparação (000) Carrega Cp (001) 0 Decisão? 1 Carrega Cp (010) Liga Cp a Cs (011) Liga Cp a Cs (100) Não Não Comparação (101) Comparação (110) Alterou? Sim Cal. OK (111) Sim Alterou? Figura 4.4: Fluxograma da calibração de offset do comparador. 55

72 4. Blocos Digitais e Simulações (phchrg) de modo a que seja adicionada em C s a tensão de C p, um sinal para o comparador decidir (latch) e por fim um sinal que indica que a calibração está concluída (cal_ok). Apresentados os sinais, na Tab. 4.2 pode observar-se a tabela de verdade desta máquina de estados. A tabela apresentada quando a (offsetcal) está ativa. Estado Actual Estado Seguinte Estado Saídas Bvos=0 Bvos=1 Q a Q b Q c posvos negvos phchrg cal_ok latch Q a Q b Q c Q a Q b Q c Tabela 4.2: Tabela de verdade para a máquina de estados da Calibração da tensão de desvio do comparador. Inicialmente é colocada a mesma tensão aos terminais do comparador, o sinal (offsetcal) é ativo e entramos no estado (000). Neste estado ativa-se o sinal (latch) e o comparador faz uma decisão. Depo da decisão tomada pelo comparador é colocada uma tensão positiva ou negativa no condensador C p. Observando a Fig. 3.12, e tomando como exemplo o comparador decidir 1, a máquina de estados passa ao estado (010) onde coloca uma tensão V MAX em C p. No próximo ciclo de relógio o sinal (phchrg) é ativado (100), ligando o C p ao C s através do interruptor S 3, incrementando assim a tensão carregada em C s. De seguida, no estado (110), é feita uma nova comparação e, se a decisão do comparador for igual à decisão anterior, processo repete-se e volta-se a colocar V MAX em C p. Isto acontece até que a decisão seja diferente da anterior, neste caso a máquina de estados passa ao estado (111) onde ativa o sinal (cal_ok) e termina o processo. Recorro aos mapas de Karnaugh obtêm-se as seguintes equações lógicas: D a = Q b Q c + B vos Q a Q b + B vos Q a Q c + Q a Q b Q c, (4.10) D b = B vos Q b + Q a Q b + Q a Q c + Q a Q b Q c, (4.11) D c = Q c + B vos Q a Q b + B vos Q a Q b, (4.12) posvos = offsetcal ( ) Q a Q b Q c, (4.13) negvos = offsetcal ( ) Q a Q b Q c, (4.14) phchrg = offsetcal ( ) Q a Q b Q c + Q a Q b Q c, (4.15) cal_ok = offsetcal (Q a Q b Q c ), (4.16) latch = offsetcal ( ) Q a Q b Q c + Q a Q b Q c + Q a Q b Q c, (4.17) (4.18) 56

73 4.4 Controlo das Fontes onde o B vos é um sinal gerado a partir da decisão do comparador e a decisão anterior e D a, D b e D c são as entradas dos flip-flops da máquina de estados. Na Tab. 4.3 é apresentada a tabela de verdade para este sinal. Estado Actual Estado Seguinte Q d q q z B vos X X Tabela 4.3: Tabela de verdade para gerar o B vos. E obtém-se B vos = q (q z + Q d ). (4.19) Simplificando as equações lógicas obtém-se o circuito apresentado na Fig Na Fig. 4.6 pode observar-se a simulação desta máquina de estados. Na Fig. 4.7 pode observar-se a simulação das duas máquinas de estado simultaneamente a funcionar. 4.4 Controlo das Fontes Quando o DAC está em funcionamento normal o controlo das fontes é feito através do bloco digital onde está implementado o algoritmo de calibração. Quando o DAC está em calibração o algoritmo de ordenação indica quais a fontes para o comparador fazer a comparação e a máquina de estados apresentada na secção 4.2 gere as fases do circuito apresentado na Fig Deste modo é necessário uma interface que controle dada uma das fontes para os dois modos de funcionamento: Normal e Calibração. Esta interface é apresentada nesta secção. O bloco controlo das fontes recebe do bloco digital os sinais: alg, dig, dig1, dig2. Em que alg fica ativo quando o algoritmo de calibração começa, dig1 e dig2 são as fontes selecionadas pelo algoritmo para serem comparados e dig seleciona as fontes em funcionamento normal. Da máquina de estados recebe os sinais: cs1 e cs2. Este sinais controlam as fontes indicadas por dig1 e dig2. As saídas são: calibração e normal. Estes sinais controlam as fontes em calibração e funcionamento normal, respetivamente, e ao ramo de interruptores respetivo. Na Tab. 4.4 é apresentada a tabela de verdade para estes sinais. De salientar que existe um bloco para cada uma das fontes de corrente. Assim analisando a Tab. 4.4 pode observar-se que quando está na fase de calibração (alg=1) a saída fica ativa (calibracao=1) quando o digital seleciona a primeira fonte para comparação (dig1=1) e a máquina de estados também 57

74 4. Blocos Digitais e Simulações Figura 4.5: Circuito da máquina de estados da calibração da tensão de desvio do comparador. 58

75 4.4 Controlo das Fontes Figura 4.6: Simulação da máquina de estados da calibração da tensão de desvio do comparador. Figura 4.7: Simulação das duas máquinas de estado simultaneamente a funcionar. 59

76 4. Blocos Digitais e Simulações alg dig1 dig2 cs1 cs2 calibracao normal 0 X X X X Tabela 4.4: Tabela de verdade para o controlo das fontes de corrente em calibração e funcionamento normal. seleciona a primeira fonte para comparação (cs1=1) ou quando o digital seleciona a segunda fonte para comparação (dig2=1) e a máquina de estados também seleciona a segunda fonte para comparação (cs2=1). Estes dois pares de sinais (dig1/cs1 e dig2/cs2) nunca estão ativos em simultâneo para a mesma fonte. Quando estamos em funcionamento normal a saída fica ativa (normal=1) quando o digital seleciona uma fonte em modo normal (dig=1), não representado na tabela, ou quando (dig1=0 e dig2=0) de modo a que a fonte nunca se desligue. Recorro aos mapas de Karnaugh obtêm-se as seguintes equações, calibracao = alg.dig1.dig2.cs1 + alg.dig1.dig2.cs2, (4.20) normal = alg.dig + alg.dig1.dig2. (4.21) (4.22) Após simplificação das equações o circuito é apresentado na Fig Algoritmo de Calibração O algoritmo de calibração pode ser dividido em duas partes, a ordenação das fontes e o esquema de comutação das fontes. Para a ordenação das fontes foram considerados vários algoritmos, to-se excluído à partida algoritmos do tipo recursivos e do tipo "divisão e conquista"por não ser possível implementar recursividade em Verilog-A. Assim, foram só considerados algoritmos de ordenação sequenciais: Selection Sort; Insertion Sort; e Bubble Sort[6]. 60

77 4.5 Algoritmo de Calibração Figura 4.8: circuito que controla as fontes de corrente em calibração e funcionamento normal. O Bubble Sort foi descartado por ser o que necessita de fazer mais comparações[6]. O Selection Sort e o Insertion Sort são semelhantes quanto ao número de comparações[6]. Neste trabalho foi utilizado o selection sort por ser mais simples de implementar em Verilog-A. O selection sort funciona da seguinte forma, inicialmente considera que a primeira posição do vetor é o mínimo, so este guardado num registo auxiliar. Fixando a primeira posição do vetor, o algoritmo percorre o restante vetor comparando cada posição com o registo auxiliar, so esse registo atualizado sempre que for detetado um valor inferior ao anteriormente guardado. Quando chegar ao fim do vetor, no registo auxiliar está guardado a posição do mínimo no vetor. Caso o mínimo seja diferente do valor na primeira posição do vetor, troca de posição com o primeiro elemento do vetor. Passa para a segunda posição e percorre o vetor a partir daí até encontrar o mínimo e troca-o com a segunda posição e assim sucessivamente até chegar à penúltima posição do vetor. Uma vez ordenadas as fontes é aplicado um esquema de comutação a este vetor ordenado. Este esquema de comutação é o abordado e explicado na secção O algoritmo de calibração foi implementado em Verilog-A e pode ser consultado na integra no Apêndice A. Uma vez concluída a implementação dos blocos, fez-se uma simulação de montecarlo de modo a posteriormente se poder observar os resultados com calibração. A simulação consiste em colocar à entrada do DAC uma rampa digital e, sem calibração, observar o resultado na saída do conversor. De seguida liga-se a calibração e observa-se novamente o resultado na saída. Na Fig. 4.9 e na Tab. 4.5 pode observar-se o resultado da ordenação as fontes de corrente. 61

78 Corrente [A] 4. Blocos Digitais e Simulações 41,0E-06 40,8E-06 40,6E-06 40,4E-06 40,2E-06 40,0E-06 39,8E-06 39,6E-06 39,4E-06 39,2E-06 39,0E-06 Fontes Fontes Ordenadas Fonte de Corrente Figura 4.9: Ordenação das fontes de corrente. Índice Corrente (A) 68 39,1108E ,4314E ,4956E ,5020E ,5121E ,5140E ,5495E ,5688E Tabela 4.5: Excerto das fontes de corrente ordenadas pelo algoritmo de calibração. Na Fig pode observar-se parte da simulação onde são ordenadas as fontes e onde pode-se visualizar o correto funcionamento do algoritmo. A calibração compara o idig1<mínimo> com todas as posições de idig2. Assim, depois de percorrer o vetor de fontes de corrente, a calibração selecionou a fonte de corrente 68 como mínimo (idig1<68>), percorro o vetor uma segunda vez selecionou a fonte 34 (idig1<34>) e de seguida, percorro o vector pela terceira vez, selecionou a 44 (idig1<44>). Calculando uma INL com os resultados obtidos da rampa de saída observa-se, na Fig. 4.11, que sem calibração tem-se uma INL = 2, 4LSB e DNL = 1, 5LSB. Ligando então a calibração, para as mesmas fontes de corrente e nas mesmas condições obtém-se os resultados apresentados na Fig Observa-se que com a calibração a INL = 1, 1LSB e DNL = 0, 77LSB ficando assim muito próximo das especificações. 62

79 4.5 Algoritmo de Calibração Figura 4.10: Parte da Simulação do algoritmo de calibração. Figura 4.11: INL e DNL do DAC sem calibração. 63

80 4. Blocos Digitais e Simulações Figura 4.12: INL e DNL do DAC com calibração. 64