ISE com VHDL estrutural

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1 UFRJ - DEL EEL Laboratório - Turmas EL1, EL2 ISE com VHDL estrutural Texto para as aulas de laboratório, a ser complementado pelo Tutorial dos Alunos e manuais da Xilinx UG331, UG334 e UG695. Mário Vaz mariovaz@poli.ufrj.br UFRJ / DEL EEL480 Laboratório das Turmas EL1/EL2 - Mário Vaz 1-10

2 2 o trabalho: VHDL Estrutural Entidade Base_Tempo clk dcm1 CLKIN_IN CLKFX_OUT clk_int clk_in clk_div div_out LED osciloscopio Esse sistema é um gerador de frequências acima de 50MHz, construído como módulo VHDL cujos únicos componentes são os seguintes módulos: clk_div, divisor de frequência já implementado em VHDL comportamental, e portanto parte da nossa biblioteca. dcm1, um gerenciador de clock que é um circuito especial da Spartan3AN, que será incluído no projeto com auxílio do Core Generator, usado no ISE para incluir componentes da FPGA ou módulos de biblioteca no sistema projetado. UFRJ / DEL EEL480 Laboratório das Turmas EL1/EL2 - Mário Vaz 2-10

3 A descrição de sistema mais simples: architecture em VHDL Estrutural Structural architecture = modelo estrutural O sistema é apresentado como uma composição de subsistemas, componentes, ligados por sinais. Tal como para testbench, o arquivo contem: Entity port declaration: sinais das conexões externas signal declarations: sinais das conexões internas component declarations e instances entidades/arquiteturas definidas previamente port maps nas component instances Conecta via signals as portas dos módulos / instâncias wait statements atrasos para fins de simulação UFRJ / DEL EEL480 Laboratório das Turmas EL1/EL2 - Mário Vaz 3-10

4 Base_tempo em VHDL Estrutural Cada componente da arquitetura estrutural é definido ou em em uma library ou em uma entity implementada em VHDL comportamental ou estrutural. O clk_div deve ser colocado no projeto como módulo VHDL único, usando o código já existente, compilado e testado, devendo apresentar o mesmo resultado do trabalho anterior. O DCM será colocado no sistema por um sub-programa do ISE, o Core Generator, como o módulo dcm1.vhd, da biblioteca UNISIM da Xilinx, em uma descrição VHDL estrutural. O procedimento básico se encontra no Tutorial do ISE, UG695, a partir da página 29. E também no Tutorial dos Alunos, mas neste faltam alguns passos. Siga ambos para construir o sistema no Starter Kit, e também o seu próprio tutorial,. UFRJ / DEL EEL480 Laboratório das Turmas EL1/EL2 - Mário Vaz 4-10

5 Entity base_tempo Neste segundo trabalho teremos uma entidade base_tempo que terá como componentes clk_div, feito anteriormente, ao ligado a um componente a ser criado pelo ISE, o dcm1, que e um circuito da FPGA, dado na biblioteca, UNISIM. As declarações de library e entity são as seguintes: library IEEE; use IEEE.STD_LOGIC_1164.ALL; library UNISIM; Use UNISIM.Vcomponents.all; entity base_tempo is generic ( n: integer := 5); port ( clk : in std_logic; LED, Osc, lckd : out std_logic ); end entity ; UFRJ / DEL EEL480 Laboratório das Turmas EL1/EL2 - Mário Vaz 5-10

6 A architecture inicial de base_tempo deve ter apenas clk_div, sem DCM Seguindo os tutoriais do ISE, UG695, e o Tutorial de Alunos, sintetize e simule o clk_div em forma estrutural seguinte, antes de implementar o DCM: architecture estrutural of base_tempo is component clk_div is generic (n : integer := 4); Port ( clk_in : in std_logic; Div, div2: out std_logic ); end; aqui coloque as linhas dadas pelo ISE: COMPONENT dcm1... Declare sinais e componentes entre architecture e begin -- END COMPONENT; signal clk_int : std_logic; begin clk_divider : clk_div port map (clk_int, LED, Osc); aqui coloque as linhas dadas pelo ISE: Inst_dcm1: dcm1... end estrutural; Instâncias dos componentes, port map com sinais de conexão UFRJ / DEL EEL480 Laboratório das Turmas EL1/EL2 - Mário Vaz 6-10

7 Terceiro Trabalho: circuitos debouncer O cronômetro / temporizador no tutorial do ISE UG695 usa chaves elétricas de acionamento mecânico, onde o contacto elétrico pode apresentar transiente oscilatório, que deve ser eliminado em certas aplicações de controle eletrônico envolvendo contagem dos pulsos gerados pelas chaves, e portanto desnecessários em reset ou set.. Os circuitos que realizam esta função são denominados debouncer, e consistem basicamente de um circuito de registro que, durante o tempo previsto para duração do transiente geram um único pulso em resposta ao acionamento da chave. Um circuito analógico equivalente seria um monoestável, ou um integrador, ambos com constante de tempo da ordem de uma ou mais dezenas de mili-segundos. Implemente como duas arquiteturas em separado e analise os módulos debouncer dados usando conceitos de máquina de estado, estabeleça as limitações de cada circuito, crie outro módulo que supere uma das limitações, e teste comparativamente o desempenho dos dois códigos VHDL dados a seguir usando o comando config e o test bench. UFRJ / DEL EEL480 Laboratório das Turmas EL1/EL2 - Mário Vaz 7-10

8 Debouncer de chaves mecânicas com contador de tempo de pressionamento LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; ENTITY DEBOUNCE IS PORT ( Clk: IN STD_LOGIC; Key: IN STD_LOGIC; pulse: OUT STD_LOGIC); END DEBOUNCE; ARCHITECTURE contador OF DEBOUNCE IS SIGNAL cnt : STD_LOGIC_VECTOR (1 DOWNTO 0); BEGIN PROCESS (Clk) BEGIN IF Key = '1' THEN cnt <= "00"; ELSIF (clk'event AND Clk = '1') THEN IF (cnt /= "11") THEN cnt <= cnt + 1; END IF; END IF; IF (cnt = "10") AND (Key = '0') THEN pulse <= '1'; ELSE pulse <= '0'; END IF; END PROCESS; END contador; UFRJ / DEL EEL480 Laboratório das Turmas EL1/EL2 - Mário Vaz 8-10

9 Debouncer para chaves mecânicas com registrador de deslocamento LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; ENTITY DEBOUNCE IS PORT ( Clk: IN STD_LOGIC; Key: IN STD_LOGIC; pulse: OUT STD_LOGIC); END DEBOUNCE; ARCHITECTURE shift register OF debounce IS SIGNAL SHIFT_KEY : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN -- Debounce clock should be approximately 10ms or 100Hz PROCESS BEGIN WAIT UNTIL Clk'EVENT AND Clk = '1'; -- Use a shift register to filter switch contact bounce SHIFT_KEY(2 DOWNTO 0) <= SHIFT_KEY(3 DOWNTO 1); SHIFT_KEY(3) <= NOT KEY; IF SHIFT_KEY(3 DOWNTO 0)="0000" THEN PULSE <= '0'; ELSE PULSE <= '1'; END IF; END PROCESS; END shift register; UFRJ / DEL EEL480 Laboratório das Turmas EL1/EL2 - Mário Vaz 9-10

10 Referências para aprendizado de VHDL e ISE ANSI/IEEE Std IEEE Standard VHDL Language Reference Manual VHDL Reference Guide Xilinx VHDL no contexto da Xilinx ver Ver em especial: UG331 - Spartan-3 FPGA User Guide ( V.1.8, 11 MB ) [PDF] UG332 Spartan-3 Configuration User Guide ( V.1.6, 10 MB ) [PDF] UG334 - Spartan3AN Starter Kit Board User Guide ( V.1.1, 5 MB ) [PDF] UG607 - Spartan-3 Libraries Guide for HDL ( V.14.7, 6 MB ) [PDF] UG695 - ISE In-Depth Tutorial ( V.14.1, 5MB ) [PDF] + wtut_vhd.zip Livros: - FPGA Prototyping by VHDL Examples, Xilinx SpartanTM-3 Version - P.P.Chu, Wiley Interscience 2008 (tem uma cópia no laboratório). - Circuit Design with VHDL, Volnei A. Pedroni, MIT Press, The Designer s Guide to VHDL, P.Ashenden, J.Lewis, Elsevier, UFRJ / DEL EEL480 Laboratório das Turmas EL1/EL2 - Mário Vaz 10-10