DESCRIÇÃO E SÍNTESE DE CONVERSORES A/D E D/A PWM. Eduardo dos Santos Ferreira*, Mauricio Gomes**, Ricardo Teixeira*** e Nilton Itiro Morimoto.

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1 DESCRIÇÃO E SÍNESE DE CONVERSORES A/D E D/A PWM. Eduardo dos Santos Ferreira*, Mauricio Goes**, Ricardo eixeira*** e Nilton Itiro Morioto.**** RESUMO Neste artigo apresentaos o projeto, descrição e ipleentação de conversores analógicos digitais e digitais analógicos PWM. Estes conversores são precisos, te baixo custo e fáceis de se anufaturar. Estas características são necessárias para aplicações e autoação e controle, onde ua grande integração é necessária. São estabelecidas regras de projeto, onde é possível deterinar a elhor freqüência do relógio do sistea, o enor nível de conversão do sinal e função do núero de bits. O gerador PWM é descrito e VHDL, e ipleentado e u FPGA Xilinix/Spartan II. U filtro RC é epregado coo integrador para a obtenção do sinal analógico do conversor D/A. O conversor A/D é do tipo de aproxiações sucessivas. Os resultados experientais são lineares, o que valida o odelo ateático proposto. INRODUÇÃO Sisteas digitais são sisteas nos quais te-se u valor finito de valores discretos[1]. Estes sisteas são utilizados no processaento de inforações, que os torna úteis para a criação de sisteas de controle, aquisição e arazenaento de dados. Contudo, este processaento é discreto, e na aioria das aplicações teos de onitorar valores contínuos e produzir ua atuação tabé continua[2]. Devido a grande iportância da ipleentação de odelos ateáticos e sisteas digitais para controle e autoação de sisteas analógicos surge a necessidade de circuitos para a conversão de sinais analógicos e digitais (conversor A/D) e de conversores de sinais digitais e analógicos (conversores D/A). Neste trabalho nos concentrareos no odelaento ateático de conversores A/D e D/A do tipo PWM (odulação por largura de pulso), na sua descrição e linguage de descrição de hardware (VHDL very high speed hardware description language) e sua ipleentação e dispositivos de lógica reconfigurável (FPGA-field prograable gate array). MODULAÇÃO POR LARGURA DE PULSO (PWM) O sistea de odulação PWM consiste e variar a largura do pulso de u sinal quadrado portador (e o ) proporcionalente a função de onda do sinal odulante (e ) [3]. Neste sistea o período e aplitude da portadora e o são constantes, assi, o tepo do pulso ( ) ais o tepo desligado deve ser igual ao período, coo é ilustrado na Figura 1. A largura instantânea do pulso [ (t)] é ua função do sinal odulante dado por: ( t) = + K e ( t) (1) onde K é a constante de odulação, expressa e s/v. Para u sinal odulante do tipo cossenoidal, co a seguinte expressão no doínio do tepo (t): e ( t) = E cos( ω t ) (2) onde E e ω são respectivaente a aplitude e a freqüência angular do sinal odulante, a equação 1 pode ser escrita coo: K E ( t) = + t 1 cosω (3) onde K E / é o índice de odulação do sistea PWM, e ele deve ser enor ou igual a 1 e aior que zero. Deste odo a equação 3 pode ser rescrita da seguinte fora: ( 1+ cos t) ( t ) = ω (4) Coo o sinal PWM é ua seqüência de pulsos de largura variável co u período constate, é possível desenvolver o sinal odulado e u série de Fourier: E e( t) = 2 E + π n = 1 (1 + cos( ω 1 n π sen n t )) + 1n + (5) cos( ω t ) cos( ω t ) onde E e ω são respectivaente a aplitude e freqüência angular da portadora, é o índice de odulação, n é u inteiro positivo. O valor E / é o nível édio do sinal odulado, assi: E V DC = (6) Através da expressão acia se pode observar que o valor édio do sinal PWM depende da largura dos pulsos do sinal ( ) e do período (). Esta característica pode ser usada para a ipleentação de conversores digitais - analógicos e analógico digitais siples de se descrever e VHDL. * Doutorando e Engenharia Elétrica pela Escola Politécnica da Universidade de São Paulo. E-ail: ** Mestrando e Engenharia Elétrica pela Escola Politécnica da Universidade de São Paulo. E-ail: *** Doutor e Engenharia Elétrica - Instituto de Estudos Avançados CA. E-ail: **** Doutor e Engenharia Elétrica Escola Politécnica da Universidade de São Paulo. E-ail: 8

2 Figura 1: Modulação e largura de pulso de u sinal cossenoidal. CONVERSOR DIGIAL ANALÓGICO PWM U conversor digital analógico PWM pode ser construído co o uso de u contador síncrono crescente de N bits e u coparador de N bits [4-6], coo está ilustrado na Figura 2. O dado a ser convertido é enviado a u registrador, e e seguida o dado é coparado ao valor do contador, e durante o tepo e que o valor da contage for enor que o dado a ser convertido o valor da saída PWM fica e nível alto, e assi que este passar o valor do dado de entrada, o valor da saída PWM fica e nível baixo pelo resto do tepo de contage. O processo é repetido assi que o contador ultrapassar o seu valor áxio de contage, coo o tepo de contage total é fixo e depende do núero de bits tereos u sinal PWM co período fixo. U circuito integrador irá gerar o sinal analógico de saída. Figura 2: Conversor digital analógico PWM. Coo o contador de N bits deorará u tepo de contage ( C ) antes de voltar ao zero, e este tepo C será o período do sinal PWM. Este tepo de contage do contador síncrono de N bits idealente é: N = 2 (7) C Clock onde Clock é o período do clock do contador, e N é o núero de bits do contador. O tepo que o contador leva para atingir o valor do dado (D) a ser convertido será o tepo de duração do pulso ( ): ( D ) = Clock D (8) onde D é u núero inteiro positivo. A partir das equações 6, 7 e 8, podeos calcular o valor do nível édio de saída e função do núero de bits (N) do contador e do dado (D) a ser convertido: V E N, D) = 2 Clock DC ( N Clock ( D) (9) onde E, (aplitude do sinal da portadora) se tornará a tensão de referencia do conversor. Pela equação 9 verificaos que o nível DC de saída do conversor é independente do período Clock do contador. Contudo, a taxa de atualização do sinal de saída é dependente de clock, do núero de bits do contador e das características elétricas do circuito integrador. Assi, para u integrador ideal na saída, podeos dizer que nuericaente esta taxa de atualização será o tepo de contage C (Equação 35). A resolução e tensão do conversor é E /2 N, e do eso odo que o nível DC de saída, este valor é independente do período Clock. Na Figura 3 exibios o cálculo da tensão de saída V DC e função do dado de entrada (D), observaos u coportaento nitidaente linear co o núero de contagens, e isto é desejável pois facilitará a ipleentação e otiização do circuito de controle. A Figura 4 exibe o valor de increento de tensão, isto é a resolução do conversor e função do núero de bits do contador. Observaos através dos cálculos, que a resolução diinui exponencialente co o núero de bits, isto é enor é o passo de increento de tensão do conversor. Por exeplo, se quiseros ua resolução de,1 V necessitareos de u contador de 5 bits, para u conversor co resolução de,1v o núero de bits é igual a 12. Contudo, ter u contador co núero uito aior que 12 bits não é tecnologicaente viável, pois alé de acarretar e aior área de chip, tereos u tepo de atualização lento, e do ponto de vista tecnológico é difícil fazer circuitos elétricos que responda a variações de tensão enores do que,1v, devido aos ruídos téricos e correntes parasitárias dos circuitos. 9

3 V DC (V) 3,5 Calculo da Equação 37 para: N = 12 bits, 3, E = 3,3 V 2,5 2, 1,5 1,,5, ensão de increento (V) Dado de entrada (Núeros Inteiros) Núero de bits do contador N = 5 bits, V increento =,1 V Calculo da Equação 37 para: E = 3,3V N = 12 bits, V increento =,8.1-3 V Figura 3: Gráfico dos resultados de V DC obtidos do cálculo da equação 37 para u contador de 12 bits e ua tensão de referência de 3,3V. Figura 4: Gráfico da tensão de increento e função do núero de bits do contador. DEMODULAÇÃO DO SINAL PWM Para a deodulação de sinais contínuos deveos utilizar u circuito integrador[7-1], coo o exibido na Figura 5. U circuito integrador é u filtro passa baixa, cuja freqüência de corte é ajustada para u valor 1 vezes inferior a do sinal a ser integrado. No caso dos filtros RC da Figura 5, o valor da freqüência de corte é: f c 1 = 2 R C (Equação 1) onde R é o valor do resistência expressa e Ohs, e C o valor da capacitância e Faradays. lógico alto, e assi que Vc>Vd a saída do coparador irá para nível lógico baixo. Isto para a contage e o valor do contador é o código digital correspondente a tensão a ser convertida. U registrador de saída irá arazenar o dado correspondente, e u sinal de controle irá zerar o contador e reiniciar a conversão. Figura 6: Conversor Analógico digital. Figura 5: Filtro passa baixa RC. CONVERSOR ANALÓGICO DIGIAL PWM Na Figura 6 exibios u conversor analógico digital de aproxiações sucessivas [11]. Ele é constituído por u contador que gera u código binário, que será inserido e u conversor D/A PWM, que irá gerar ua tensão (Vc), que será coparada a tensão desconhecida (Vd). Enquanto a tensão desconhecida for enor que a tensão de coparação, a saída do coparador ficará e nível A precisão destes conversores irá depender do núero de bits do contador, no caso do conversor A/D e do núero de bits do barraento de dados. Desta fora a resolução do eso pode se calculada e função do núero de bits (N) do barraento de dados, através da equação 9: EXPERIMENAL E V = 2 (1) CONVERSOR D/A PWM Na abela 1 apresentaos a descrição VHDL do sistea digital do conversor D/A PWM. Neste sistea teos u contador síncrono de 12 bits e u coparador de 12 bits cuja saída fica e nível lógico alto enquanto a contage for enor que o dado de entrada. O prograa foi copilado no ISE Foundation 3.1 e ipleentado e u FPGA Xilinix XC2S1QPF Através de u canal serial N 1

4 RS232, os dados a sere convertidos são transitidos do coputador a placa de desenvolviento onde o D/A está ipleentado. O sinal PWM de saída é ligado a u circuito integrador, e u diagraa do experiento é exibido na Figura 7. U ultíetro HP 3441A foi utilizado nas edidas de tensão e u osciloscópio HP 546B de 1MHz foi epregado nas edidas de tepo ligado ( ) do PWM abela 1: Descrição de Hardware do PWM Library IEEE; use IEEE.std_logic_1164.all; entity pw is port ( clk: in std_logic; rst: in std_logic; pw_data: in std_logic_vector (11 downto ); pw_out : out std_logic); end pw; architecture rtl of pw is signal counter: std_logic_vector (11 downto ); process (clk,rst) if (rst = '') then counter <= (others =>''); pw_out <= ''; elsif (clk'event and clk = '1') then counter <= counter + '1'; if (counter < pw_data) then pw_out <= '1'; else pw_out <= ''; end process; end rtl; abela 2: Valores de tensão e freqüência do circuito D/A. Experiental eórico ensão de +5V 5,96V - da fonte externa ensão de -5V da -5,3V - fonte externa ensão de +12V 12,135V - da fonte externa ensão de -12V -1,66V - da fonte externa ensão interna 2,569V - do FPGA ensão de I/O do 3,446V - FPGA Freqüência do 9,MHz - clock Freqüência do PWM (f ) 21,9737KHz 21,973KHz Na Figura 8 exibios o coportaento do circuito construído, observaos u coportaento linear da tensão de saída e função dos dados de entrada, coo foi previsto. O erro de ajuste entre o odelo teórico e os dados experientais foi de apenas,1 %. Na Figura 9 exibios a variação de e função dos dados de entrada, e coo era esperado foi tabé observado u coportaento linear. O erro de ajuste entre os dados experientais e a odelo teórico é de,2 %. O tepo de estabilização do circuito integrador é de,1 s. V Saída (V) 4, 3,5 3, 2,5 2, 1,5 Vdc(dado) = (Vcc/2 N )*P*Dado P =,998 ±,8 Chi^2 = N= 12 bits Vcc = 3,446V f clock = 9MHz PWMeórico = 21,973 KHz PWMExperiental = 21,9737 KHz C =.1 uf ± 1 % R = 1 KΩ ± 5 % Dados Experientais 1,,5, Dado de Entrada (Inteiros Positivos) Figura 8: Variação experiental da tensão de saída e função dos dados de entrada para o conversor D/A descrito. Figura 7: Arranjo experiental do conversor D/A. Na abela 2 exibios os valores de tensão edidos das fontes, as freqüências do clock e do sinal PWM gerado e seu respectivos valores teóricos. Podeos observar que o erro entre o valor de freqüência PWM experiental e teórico é quase desprezível, provando a qualidade da placa desenvolvida e validando o odelo proposto na equação 9. (%) (dado) = 2 -N.P1.(dado).1 % Chi^2 =.2211 P1 =,998 ±, N = 12 bits Dados Experientais Dado de Entrada (Inteiros Positivos) 11

5 Figura 9: Variação experiental de e função dos dados de entrada para o conversor D/A descrito Figura 1: Diagraa experiental do conversor A/D. CONVERSOR ANALÓGICO DIGIAL PWM Na abela 3 apresentaos a descrição VHDL do sistea digital do conversor A/D PWM. Neste sistea instanciaos o conversor D/A PWM, e o utilizaos no nosso conversor de aproxiações sucessivas. O pino cop está conectado eletricaente a saída do coparador de tensão, coo é ilustrado na Figura 1. Os pinos read, start, e over sinaliza conversão pronta, inicio de conversão e estouro de escala do conversor. O canal serial recebe os dados convertidos e os exibe e u prograa onitor, escrito e visual basic. process (clk, reset) if (reset = '') then s_pw <= ''; counter <= (others => ''); s_data <= (others => ''); data <= (others => ''); s_read <= '1'; read <= '1'; over <= ''; elsif (clk'event and clk = '1') then data <= s_data; pw_out <= s_pw; abela 3: Descrição VHDL do conversor A/D. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; entity AD is port (clk: in std_logic; reset: in std_logic; start: in std_logic; cop: in std_logic; data: out std_logic_vector (11 downto ); pw_out : out std_logic; ove: out std_logic; read: out std_logic ); end AD; architecture rtl of AD is coponent pw port (ck: in std_logic; rst: in std_logic; pw_data: in std_logic_vector (11 downto ); pwout : out std_logic); end coponent; signal counter, s_data : std_logic_vector (11 downto ); signal s_pw, s_read : std_logic; end process; process (clk, reset, start, cop) if (clk'event and clk = '1') then if (start = '') then s_read <= ''; read <= ''; if (s_read = '') then if (cop = '1') then read <= '1'; s_read <= '1'; elsif (counter = " ") then read <= '1'; s_read <= '1'; over <= '1'; else counter <= counter + 1; else s_data <= counter; end process; P1 : coponent pw port ap(clk,reset,counter,s_pw); end rtl; 12

6 A Figura 11 exibe a função de conversão e função da tensão de entrada. Este coportaento é nitidaente linear, assi coo é previsto no odelo proposto. O erro entre os dados experientais e o odelo teórico é de aproxiadaente,4%. A Figura 12 exibe o erro édio de conversão, para a faixa de dados convertida, este erro está e torno de 1, o que está de acordo co a teoria, que prevê u erro +/- 1 bit. Dado (Deciais) Dado (V in ) = P1.(2 N. V Ref -1. V in ) P1 = 1,53 +/-,4 V Ref = 3,443V N = 12 bits Dados experientais,,5 1, 1,5 2, 2,5 3, 3,5 ensão de Entrada (V) Figura 11: Núero convertido e função da tensão de entrada do coparador Erro (Nueros Inteiros) 3, 2,5 2, 1,5 1,,5, REFERENCIAS [1] Milos Ercegovac, oás Lang, Jaie H. Moreno, Introdução aos Sisteas digitais, Bookan, 22. [2] Jonh P. Uyeura, Sisteas Digitais, ua abordage integrada, hoson Pioneira, 22. [3] Alcides. Goes, elecoinicações, Erica, [4] P. Craven, Digital and analogue considerations for 24-bit perforance fro a PWM DAC, IEE, pp5/1 5/5, [5] J. M Dias, O. Postolache, P. S. Girão, PWM- A/D conversion: A flexible and Low cost solution for transducer linearization, in Silicon 1 Sensors for Industry Conference, Roseount, Illinois, USA, pp , Noveber 21. [6] A. Prodic, D. Maksiovic and R. W. Erickson, Design and ipleentation of a Digital PWM controller for a high-frequency switching DC- DC power converter, in IECON 1: he 27 th Annual Conference of the IEEE Industrial Electronics Society, pp , 21. [7] Jacob Millan e Christos C. Halkias, Integrated Electronics: Analog and Digital Circuits and Systes, McGraw-Hill, [8] Jiie J. Cathey Dispositivos e Circuitos Eletrônicos, Makron Books, [9] ruan S. Gray, Applied Electronics, John Wiley & Sons, Inc., [1] Hugh H. Skillig, Electrical Enginerig Circuits, John Wiley & Sons, Inc., [11] Herbert aub e Donald Schillig, Eletrônica Digital, MacGraw Hill, Dado convertido (Nueros Inteiros) Figura 12: Erro de conversão e função do valor convertido. Conclusão Deonstraos a possibilidade de ipleentação de conversores D/A e A/D siples e eficientes e FPGAs através da odulação de largura de pulso. Fora estabelecidas regras práticas de projeto para estes tipos de conversores, que se adequara ao coportaento real. A principal liitação para estes tipos de conversores é o tepo de estabilização da saída do integrador, que se torna fator liitante e projetos de sisteas onde seja necessária ua aior velocidade de resposta. 13

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