VHDL Lógica Síncrona. Sinais de Saída. Sinais de Entrada. barreira. carg. VHDL -Lógica Síncrona

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1 VHDL Lógica Síncrona Circuitos combinacionais respondem a estímulos com um atraso que depende de sua implementação Para sincronizar subsistemas em lógica combinacional utiliza-se barreiras temporais, que controlam a propagação dos sinais Estas barreiras são implementadas através de latches, flip-flops e registradores, controlados por um sinal de carga barreira Sinais de Entrada Sinais de Saída carg

2 Latches, Flip-flops e Registradores A carga destes elementos pode ocorrer: em função do nível do sinal (zero ou um) no momento da sua transição de 0 -> 1 (sensível a borda de subida) no momento da sua transição de 1 -> 0 (sensível a borda de descida) entrad latch saíd entrad flip-flop saíd carg carg carg entrad saíd carg entrad saíd

3 Latch em VHDL entity latch is port ( crg, d: in std_logic; q: out std_logic); end latch; architecture comportamento of latch is process (d, crg) begin if (crg = '1') then -- processo ativado por d ou crg -- enquanto crg = 1, atualiza q end comportamento; a saída é atualizada enquanto o sinal de carga crg permanece em '1' tanto uma mudança em d como em crg disparam o processo na simulação

4 Simulação Funcional

5 Flip-flop em VHDL entity dff is port ( crg, d: in std_logic; q: out std_logic); end dff; architecture comportamento of dff is begin process (crg) begin if (crg'event and crg = '1') then end comportamento; -- processo apenas por crg -- na borda de subida de crg, carrega O dado é carregado na transição de subida de crg A propriedade crg'event indica uma mudança de valor no sinal. Associada ao teste crg = '1' indica que a transição de 0 para 1

6 Inferência de Registrador Em VHDL, um comando do tipo if sem o else em geral é interpretado por ferramentas de síntese como definindo um registrador ou flip-flop if (<cond>) end if; then q <= x; é equivalente a: if (<cond>) end if; then q <= x; else q <= q;

7 Um Registrador de 8 bits entity reg8 is port ( d: in std_logic_vector(7 downto 0);; in std_logic; q: out std_logic_vector(7 downto 0) end reg8; architecture comportamento of reg8 is begin process begin -- processo sem lista de sensitividade wait until (crg = '1'); -- wait substitui o if e a lista de sensitividade end comportamento; A descrição é similar ao flip-flop, apenas com vetores de 8 bits em vez de o wait define uma lista de sensitividade de forma implícita

8 Flip-flop com Reset e Preset Para colocar-se um FF em um estado conhecido são utilizados os sinais de reset (coloca em 0) e preset (coloca em 1) O reset (preset) pode síncrono ou assíncrono. um reset assíncrono zera o conteúdo do FF no momento em que é acionado um reset síncrono altera o conteúdo sincronizado a um sinal de clock architecture assincrono of dff_rst is begin process (crg, rst) begin -- processo controlado por crg e rst if (rst = '1') then -- rst independente de crg q <= '0'; elsif (crg'event and crg = '1') then-- na borda de subida de crg, carrega end assincrono;

9 Reset Síncrono architecture sincrono of dff_rst is begin process (crg) begin if (crg'event and crg = '1') then if (rst = '1') then q <= '0'; else q <=d; end sincrono; -- processo controlado por crg -- na borda de subida de crg -- rst testado depois de crg neste caso, o reset só ocorre depois de uma transição do relógio o preset pode ser implementado de forma similar

10 Contadores Contadores são circuitos sequenciais formados por um registrador mais uma lógica de incremento Existem diversos tipos de contadores: incremento/decremento unitário incremento/decremento variável reset, preset, carga paralela, carga serial sequências especiais, como Gray, Johnson, etc.

11 Aritmética em VHDL VHDL é uma linguagem fortemente tipada O incremento do tipo x = x + 1 não está definido para o tipo básico std_logic_vector, apenas para integer e floating Uma alternativa é o uso de tipos básicos, como bit e integer : d : IN INTEGER RANGE 0 TO 255; clk : IN BIT; O comando range indica a gama de valores que d pode assumir. O sistema de síntese infere que 8 bits são necessários para d Outra alternativa é sobrecarregar o operador + de forma que trabalhe com o std_logic_vector

12 Contador de Incremento Simples com Reset entity conta is port ( clk, clr : in BIT; q : out INTEGER RANGE 0 TO 255); end CONTA; architecture comportamento of conta is begin process (clk) variable cnt : integer; begin if (clk'event and clk = '1') then if clr = '1' then cnt := 0; else cnt := cnt + 1; end if; end if; q <= cnt; end process;

13 Simulação do Contador O reset deve ser dado num período que envolve a subida do relógio

14 Variáveis x Sinais Variáveis só podem ser utilizadas no interior de um processo ou função Sinais representam fios ou elementos de memória. O valor de um sinal é determinado por uma forma de onda, definida por uma sequência de pares Variáveis mudam de valor imediatamente ao receber uma atribuição, enquanto que sinais escalonam mudanças de valores em uma forma de onda Em um processo, um sinal só é atualizado quando o processo suspende execução. Se seu valor muda, o processo é re-executado, até que todos os sinais estejam estáveis

15 Sinais x Variáveis O trecho de programa abaixo tem interpretações distintas 1. Sinais 2. Variáveis process... process... x <= y; x := y; y <= x y := x; no caso dos sinais, x recebe o valor inicial de y e y o valor inicial de x. A sua execução provoca a troca de valores entre x e y no caso das variáveis, y e x recebem o mesmo valor, o valor inicial de y. Não há troca de variáveis, como num programa sequencial normal

16 Contador Up/Down architecture comportamento of conta is signal cnt : std_logic_vector(7 downto 0); begin process(clk) variable inc : integer; begin if direcao = '1' then inc := 1; else inc := -1; end if; if (clk'event and clk = '1') then if clr = '1' then cnt <= (others => '0'); else cnt <= cnt + inc; end if; end if; end process; q <= cnt; determinação da direção do incremento q ligado em cnt usando std_logic_vector: use std_logic_unsigned

17 Simulação

18 Random-Acess Memories (RAMs) RAM estática: célula de 6 transistores (NMOS) Dois barramentos complementares Seleção dos bits através de transistores de passagem Data j Data j i

19 Random-Acess Memories (RAMs)... Controle de acesso: CS: Chip Select (ativo em zero) WE: Write Enable (ativo em zero) A0-9: bits de endereço IO0-3: bits de dados CS WE A9 A8 A7 A6 A5 A4 A3 A2 A1 A x 4 SRAM IO3 IO2 IO1 IO0

20 Random-Acess Memories (RAMs)... A9 A8 Address Buffers Storage Matrix Array A7 A6 Organização Interna: - buscar uma estrutura quadrada para minimizar comprimento das linhas de metal - bancos de memória multiplexados A5 A4 A3 A2 A1 A0 Row Decoders Address Buffers Column Decoders 64 x x x x 16 Sense Amplifiers CS WE Data Buffers I/O0 I/O1 I/O2 I/O3

21 Temporização da RAM Leitura: WE CS Address Data Out Valid Address tempo de acesso Data Out Chip Select: depois que o endereço estiver estável na entrada da RAM

22 Temporização da RAM... Escrita: Pulso de Escrita WE CS Address Ciclo de Memória Valid Address Data In Input Data

23 RAM Dinâmica Memória de 1 transistor (capacitância parasita) Word Line Leitura: pré-carrega Bit Line (VDD/2), ativa Word Line, amplifica variação de tensão na linha coloca valor em Bit dado: precisa escrever de volta Bit Line : ciclos de refrescamento > Periodicamente os dados são lidos e re

24 Endereçamento linha/coluna: RAS&CAS RAS captura o endereço da linha a ser lida/escrita CAS captura o endereço da coluna a ler lida/escrita Row Decoders Storage Matrix 64 x 64 acesso mais rápido a sequências de dados Column Address & menos linhas de endereço A11... A0 Control Logic Column Latches, Multiplexers/Demultiplexers WE

25 Leitura com RAS&CAS Lê linha Endereço Linha Armazenado Address Row Address Col Address RAS CAS Dout Valid Armazena endereço coluna Leitura da palavra Saída Tri-state

26 Escrita com RAS&CAS Armazena end. linha Leitura da linha RAS em 1: reescreve linha Address Row Address Col Address CAS em 0: escreve dado RAS CAS WE Din Valid WE em 0: Prepara escrita CAS em 1: termina ciclo de acesso

27 Modelamento de RAM em VHDL É possível especificar uma RAM de forma portável ou utilizar macroblocos do fabricante do FPGA Altera oferece o bloco lpm_ram_dq, que define um módulo de RAM os parâmetros como tamanho da palavra, número de palavras, etc., são definidos no momento da instanciação do módulo RAM's genéricas são definidas em termos de arranjos de registradores associados a decodificadores e multiplexadores para acesso aos dados

28 RAM Genérica - Entidade -- MEMORY -- Only 2 locations implemented - Addresses 0 and 1 are read/write -- Locations set to initial values, imemx, on reset USE IEEE.STD_LOGIC_1164.all; ENTITY memory IS PORT(read_data : OUT std_logic_vector(7 DOWNTO 0); read_address IN std_logic_vector(2 DOWNTO 0); write_data IN std_logic_vector(7 DOWNTO 0); write_address IN std_logic_vector(2 DOWNTO 0); Memwrite IN std_logic; clock,reset : IN std_logic); END memory;

29 RAM Genérica: leitura ARCHITECTURE behavior OF memory IS SIGNAL mem0, mem1 : std_logic_vector(7 DOWNTO 0); -- Process for memory read operation PROCESS (read_address, mem0, mem1) CASE read_address IS read_data <= mem0 read_data <= mem1; -- unimplemented memory locations WHEN OTHERS => read_data <= To_stdlogicvector(X"FF");

30 RAM Genérica: escrita PROCESS BEGIN WAIT UNTIL clock'event and clock='1'; IF (reset = '1') THEN -- initial values for memory (optional) mem0 <= To_stdlogicvector(X"55"); mem1 <= To_stdlogicvector(X"AA"); ELSE -- Write to memory? -- use a flip-flop with an enable for memory IF memwrite = '1' THEN CASE write_address IS WHEN "000" => mem0 <= write_data; WHEN "001" => mem1 <= write_data; -- unimplemented memory locations WHEN OTHERS => NULL; END CASE; END IF; END IF; END PROCESS;

31 RAM: Instanciando Macrobloco LIBRARY lpm; USE lpm.lpm_components.all; ARCHITECTURE behavior OF amemory IS BEGIN data_memory: lpm_ram_dq GENERIC MAP ( lpm_widthad => 3, lpm_outdata => "UNREGISTERED", lpm_address_control => "UNREGISTERED", -- Reads in mif file for initial data values PORT MAP (data => write_data, address => memory_address(2 DOWNTO 0), we => Memwrite, inclock => clock, q => read_data); END behavior;

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