Universidade Federal de Santa Catarina Centro Tecnológico Departamento de Informática e Estatística Curso de Graduação em Ciências da Computação
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- Joaquim Lopes Alencar
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1 Universidade Federal de Santa atarina entro Tecnológico epartamento de Informática e Estatística urso de Graduação em iências da omputação Lógica Programável INE 5348 Aula 4 Revisão de latches, flip-flops e registradores. escrição de latches, flip-flops e registradores com VHL. Síntese e simulação. guntzel@inf.ufsc.br
2 Observação Importante A teoria sobre o funcionamento de latches, flip-flops e registradores está detalhada nos capítulos 4 e 5 da apostila Introdução aos Sistemas igitais, de José Luís Güntzel e Francisco Assis do Nascimento, a qual econtra-se disponível gratuitamente em formato PF no endereço INE/T/UFS Lógica Programável - semestre 27/2 slide 4.2
3 O Latch RS símbolo circuito com portas nor R R n S S n2 tabela de transição de estados R S t+ t comentário mantém estado anterior estado set estado reset - proibido INE/T/UFS Lógica Programável - semestre 27/2 slide 4.3
4 O Latch RS: análise dinâmica () Supondo que:. em t=t se faça R= e S= 2. e em t=t se faça R= e S= R S n n2 valor indeterminado (=desconhecido) t t t d (n) t d (n2) nada muda nas saídas após t R S INE/T/UFS Lógica Programável - semestre 27/2 slide 4.4
5 O Latch RS: análise dinâmica (2) Supondo que:. em t=t se faça R= e S= 2. e em t=t se faça R= e S= R S n n2 valor indeterminado (=desconhecido) t t t d (n2) t d (n) nada muda nas saídas após t R S INE/T/UFS Lógica Programável - semestre 27/2 slide 4.5
6 O Latch RS: resumo do funcionamento R S ação vai para o estado reset mantém o estado reset (= mantém estado anterior) vai para o estado set mantém o estado set (= mantém estado anterior) estado proibido tabela de transição de estados R S t+ t comentário mantém estado anterior estado set estado reset - proibido INE/T/UFS Lógica Programável - semestre 27/2 slide 4.6
7 O Latch RS: resumo do funcionamento iagrama de estados R= S= tabela de transição de estados (R= S=) (R= S=) (R= S=) (R= S=) R S t+ reset set t - R= S= INE/T/UFS Lógica Programável - semestre 27/2 slide 4.7
8 O Latch RS: Exemplo 4.2 da apostila t t2 R S R S R S t+ t - tabela de transição de estados INE/T/UFS Lógica Programável - semestre 27/2 slide 4.8
9 O Latch RS ontrolado símbolo circuito com portas nor e and R R R S S S tabela de transição de estados R S t+ t t comentário mantém estado anterior mantém estado anterior estado set estado reset - proibido INE/T/UFS Lógica Programável - semestre 27/2 slide 4.9
10 O Latch RS ontrolado: resumo do funcionamento iagrama de estados = (= R= S=) (= R= S=) = R= S= = (= R= S=) (= R= S=) tabela de transição de estados R S t+ reset set t t - = R= S= INE/T/UFS Lógica Programável - semestre 27/2 slide 4.
11 O Latch RS ontrolado Exemplo 4.3 da apostila t t2 t3 t4 R S R R S t+ S t t - tabela de transição de estados INE/T/UFS Lógica Programável - semestre 27/2 slide 4.
12 O Latch símbolo circuito a partir do latch RS controlado R S tabela de transição de estados t+ t comentário mantém estado anterior estado reset estado set INE/T/UFS Lógica Programável - semestre 27/2 slide 4.2
13 O Latch Exemplo 4.4 da apostila t t2 t3 t4 t+ t tabela de transição de estados INE/T/UFS Lógica Programável - semestre 27/2 slide 4.3
14 Latches com ativação em lógica complementar Latch RS R S t+ R S t t tabela de transição de estados símbolo - Latch t+ t tabela de transição de estados símbolo INE/T/UFS Lógica Programável - semestre 27/2 slide 4.4
15 O Flip-flop mestre-escravo circuito mestre m escravo análise dinâmica (exemplo de funcionamento) m t dm t de t dm t de onsiderando uma implementação com portas MOS, necessita 38 transistores: 2 x = 38 t dm = atraso do latch mestre t de = atraso do latch escravo INE/T/UFS Lógica Programável - semestre 27/2 slide 4.5
16 O Flip-flop mestre-escravo Exemplo 4.7 da apostila dado 3 2 controle controle dado t+ 3 t 2 INE/T/UFS Lógica Programável - semestre 27/2 slide 4.6
17 O Flip-flop disparado pela borda ascendente (ou Flip-flop sensível à borda ascendente) símbolo circuito com portas nand tabela de transição de estados 2 5 t+ 3 6 t 4 necessita 24 transistores INE/T/UFS Lógica Programável - semestre 27/2 slide 4.7
18 O Flip-flop disparado pela borda ascendente Exemplo 4.8 da apostila t+ t tabela de transição de estados INE/T/UFS Lógica Programável - semestre 27/2 slide 4.8
19 O Flip-flop JK (disparado pela borda ascendente) símbolo tabela de transição de estados J K t+ J K t t t INE/T/UFS Lógica Programável - semestre 27/2 slide 4.9
20 O Flip-flop JK (disparado pela borda ascendente) J Exemplo 4.9 da apostila K J J K t+ K t t t tabela de transição de estados INE/T/UFS Lógica Programável - semestre 27/2 slide 4.2
21 Flip-flops disparados pela borda descendente (ou Flip-flops sensíveis à borda descendente) Flip-flop t+ t tabela de transição de estados Flip-flop JK símbolo J K t+ t J K t tabela de transição de estados símbolo t INE/T/UFS Lógica Programável - semestre 27/2 slide 4.2
22 Flip-flops com set e reset assíncronos Exemplo 4. da apostila dado K clear K limpa limpa dado t+ t tabela de transição de estados INE/T/UFS Lógica Programável - semestre 27/2 slide 4.22
23 Flip-flops com set e reset assíncronos ajusta Exemplo 4.2 da apostila K preset J K ajusta K J J K t+ K t t t tabela de transição de estados INE/T/UFS Lógica Programável - semestre 27/2 slide 4.23
24 Tempo de Preparação - tsu (setup time) Tempo de Manutenção - th (hold time) Atraso de Propagação - td ou tp (propagation delay) th th tsu tsu K Latch td td Flip-flop disparado pela borda de descida td valor da entrada não é amostrado INE/T/UFS Lógica Programável - semestre 27/2 slide 4.24
25 Latch (ativado por nível lógico alto) LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY latch IS PORT (, clk : IN ST_LOGI; : OUT ST_LOGI); EN latch; clk ARHITETURE comportamento OF latch IS PROESS (, clk) IF clk = THEN <= ; EN IF; EN PROESS; EN comportamento; t+ t INE/T/UFS Lógica Programável - semestre 27/2 slide 4.25
26 Flip-flop (disparado pela borda ascendente) LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY ff IS PORT (, clk : IN ST_LOGI; : OUT ST_LOGI); EN ff; ARHITETURE comportamento OF ff IS PROESS (clk) IF clk EVENT AN clk = THEN <= ; EN IF; EN PROESS; EN comportamento; clk Atributo: refere-se a troca de nível de clk t t+ INE/T/UFS Lógica Programável - semestre 27/2 slide 4.26
27 Flip-flop (disparado pela borda ascendente) - Versão 2 LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY ff IS PORT (, clk : IN ST_LOGI; : OUT ST_LOGI); EN ff; clk ARHITETURE comportamento OF ff IS PROESS WAIT UNTIL clk EVENT AN clk = ; <= ; EN PROESS; EN comportamento; A lista de sensibilização é omitida O Uso de WAIT UNTIL especifica implicitamente que somente o relógio faz parte da lista de sensibilização INE/T/UFS Lógica Programável - semestre 27/2 slide 4.27
28 WAIT UNTIL Para efeitos de síntese de circuitos, WAIT UNTIL somente pode ser usado se ele for a primeira atribuição do processo Na verdade, EVENT é redundante no comando WAIT UNTIL e portanto poderíamos simplificar para WAIT UNTIL clk= ; o que se refere ao sinal clk se tornar igual a Entretanto, algumas ferramentas de síntese de circuitos a partir de VHL exigem a inclusão do atributo EVENT INE/T/UFS Lógica Programável - semestre 27/2 slide 4.28
29 Flip-flop (com reset assíncrono ativado com lógica negada) LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY ff IS PORT (, Resetn, clk : IN ST_LOGI; : OUT ST_LOGI); EN ff; clk lear ARHITETURE comportamento OF ff IS PROESS (Resetn, clk) IF Resetn = THEN <= ; ELSIF clk EVENT AN clk = THEN <= ; EN IF; EN PROESS; EN comportamento; Resetn Primeiro testa se o reset assíncrono está ativado (pois é um sinal de mais alta hierarquia) INE/T/UFS Lógica Programável - semestre 27/2 slide 4.29
30 Flip-flop (com reset síncrono ativado com lógica negada) LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY ff IS PORT (, clear, clk : IN ST_LOGI; : OUT ST_LOGI); EN ff; clear clk ARHITETURE comportamento OF ff IS PROESS (clk) IF clk EVENT AN clk = THEN IF clear = THEN <= ; ELSIF <= ; EN IF; EN PROESS; EN comportamento; A ativação do reset está condicionada ao sinal clk estar passando pela borda ascendente (ou seja, este sinal é síncrono) INE/T/UFS Lógica Programável - semestre 27/2 slide 4.3
31 Registradores Registrador com carga paralela (versão ) entradas individuais K 3 2 sinal de carga (relógio) saídas individuais INE/T/UFS Lógica Programável - semestre 27/2 slide 4.3
32 Registradores Usando explicitamente flip-flops do tipo clk 3 2 Uma abordagem possível para se descrever um registrador de vários bits é criar uma entidade que instancia flip-flops na quantidade desejada. Vejamos INE/T/UFS Lógica Programável - semestre 27/2 slide 4.32
33 Registradores (Usando explicitamente flip-flops do tipo ) LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY ff IS PORT (, clk : IN ST_LOGI; : OUT ST_LOGI); EN ff; clk ARHITETURE comportamento OF ff IS PROESS (clk) IF clk EVENT AN clk = THEN <= ; EN IF; EN PROESS; EN comportamento; INE/T/UFS Lógica Programável - semestre 27/2 slide 4.33
34 Registrador de 4 bits (com flip-flops do tipo ) 3 2 LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY reg4b IS PORT ( clk : IN ST_LOGI; clk : IN ST_LOGI_VETOR (3 OWNTO ); : OUT ST_LOGI_VETOR (3 OWNTO )); EN reg4b; ARHITETURE estrutura OF reg4b IS OMPONENT ff PORT (, clk : IN ST_LOGI; : OUT ST_LOGI); EN OMPONENT; ff: ff PORT MAP ((), clk, ()); ff: ff PORT MAP ((), clk, ()); ff2: ff PORT MAP ((2), clk, (2)); ff3: ff PORT MAP ((3), clk, (3)); EN estrutura; INE/T/UFS Lógica Programável - semestre 27/2 slide 4.34
35 Registrador de 4 bits (versão não hierárquica) LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY reg4b IS clk PORT ( clk : IN ST_LOGI; : IN ST_LOGI_VETOR (3 OWNTO ); : OUT ST_LOGI_VETOR (3 OWNTO )); EN reg4b; ARHITETURE comportamento OF reg4b IS PROESS (clk) IF clk EVENT AN clk = THEN <= ; EN IF; EN PROESS; EN comportamento; INE/T/UFS Lógica Programável - semestre 27/2 slide 4.35
36 Registrador de 4 bits (versão com reset assíncrono) LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY reg4b IS PORT ( Resetn, clk : IN ST_LOGI; : IN ST_LOGI_VETOR (3 OWNTO ); : OUT ST_LOGI_VETOR (3 OWNTO )); EN reg4b; ARHITETURE comportamento OF reg4b IS PROESS (clk) IF Resetn = THEN <= ; ELSIF clk EVENT AN clk = THEN <= ; EN IF; EN PROESS; EN comportamento; INE/T/UFS Lógica Programável - semestre 27/2 slide 4.36
37 Registrador com carga paralela (versão 2) carga K 3 2 sinal de carga separado do relógio símbolo 4 carga Reg 4 INE/T/UFS Lógica Programável - semestre 27/2 slide 4.37
38 Registrador com carga paralela (versão 2) Exemplo 5. da apostila dado K limpa carga K limpa clear dado carga INE/T/UFS Lógica Programável - semestre 27/2 slide 4.38
39 Registrador de 4 bits (versão não hierárquica com carga) LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY reg4b IS PORT ( clk, carga : IN ST_LOGI; : IN ST_LOGI_VETOR (3 OWNTO ); : OUT ST_LOGI_VETOR (3 OWNTO )); EN reg4b; carga clk ARHITETURE comportamento OF reg4b IS PROESS (clk) IF clk EVENT AN clk = THEN IF carga= THEN <= ; EN IF; EN IF; EN PROESS; EN comportamento; INE/T/UFS Lógica Programável - semestre 27/2 slide 4.39
40 Registrador de 32 bits (versão não hierárquica, c/ carga) LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY reg32b IS PORT ( clk, carga : IN ST_LOGI; : IN ST_LOGI_VETOR (3 OWNTO ); : OUT ST_LOGI_VETOR (3 OWNTO )); EN reg32b; ARHITETURE comportamento OF reg32b IS PROESS (clk) IF clk EVENT AN clk = THEN IF carga= THEN <= ; EN IF; EN IF; EN PROESS; EN comportamento; INE/T/UFS Lógica Programável - semestre 27/2 slide 4.4
41 Generalizando para N bits LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY regn IS GENERI (N : INTEGER := 6 ); PORT ( Resetn, clk, carga : IN ST_LOGI; : IN ST_LOGI_VETOR (N- OWNTO ); : OUT ST_LOGI_VETOR (N- OWNTO )); EN regn; ARHITETURE comportamento OF regn IS PROESS (clk, Resetn) IF Resetn = THEN <= (OTHERS => ); ELSIF clk EVENT AN clk = THEN IF carga= THEN <= ; EN IF; EN IF; EN PROESS; EN comportamento; INE/T/UFS slide 4.4 Lógica Programável - semestre 27/2
42 Experimento escrever em VHL, sintetizar e simular para FPGAs Stratix o seguinte registrador: Aproveitar a descrição VHL da transparência anterior. Levantar as seguintes informações: Número de LEs aracterísticas temporais INE/T/UFS Lógica Programável - semestre 27/2 slide 4.42
43 Registrador de deslocamento (à direita) Exemplo 5.2 da apostila dado (entrada serial) 3 clear 2 clear clear clear limpa K 3 2 K limpa dado 3 2 INE/T/UFS Lógica Programável - semestre 27/2 slide 4.43
44 Registrador de deslocamento (à esquerda) Exemplo 5.3 da apostila 3 clear 2 clear clear clear dado (entrada serial) limp K a K 3 2 limpa dado 3 2 INE/T/UFS Lógica Programável - semestre 27/2 slide 4.44
45 Registrador de deslocamento com carga paralela I I I I 3 2 entrada serial p/ desl. à esq. entrada serial p/ desl. à dir. Reset Reset 3 2 Reset Reset K clear 3 2 clear K operação mantém conteúdo mantém conteúdo desloca à esquerda desloca à direita carga paralela zera conteúdo INE/T/UFS Lógica Programável - semestre 27/2 slide 4.45
46 Registrador-eslocador Uma alternativa para se descrever um registrador-deslocador é utilizar a hierarquia Suponha que se deseje usar o circuito abaixo como componente básico sel clk Então, descrevendo-o em VHL INE/T/UFS Lógica Programável - semestre 27/2 slide 4.46
47 Registrador-eslocador (componente básico) LIBRARY ieee; USE ieee.std_logic_64.all; muxffd ENTITY muxffd IS PORT (,, sel, clk: IN ST_LOGI; : OUT ST_LOGI ); EN muxffd; ARHITETURE comportamento OF muxffd IS PROESS WAIT UNTIL clk EVENT AN clk = ; IF sel = THEN <= ; ELSE <= ; EN IF; EN PROESS; EN comportamento; sel clk INE/T/UFS Lógica Programável - semestre 27/2 slide 4.47
48 Registrador-eslocador (de 4 bits, hierárquico) LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY shift4 IS PORT ( R : IN ST_LOGI_VETOR(3 OWNTO ); carga, serial, clk : IN ST_LOGI; : BUFFER ST_LOGI_VETOR(3 OWNTO ) ); EN shift4; Por que BUFFER? ARHITETURE estrutura OF shift4 IS OMPONENT muxffd PORT (,, sel, clk : IN ST_LOGI; : OUT ST_LOGI ); EN OMPONENT; estagio3: muxffd PORT MAP ( serial, R(3), carga, clk, (3) ); estagio2: muxffd PORT MAP ( (3), R(2), carga, clk, (2) ); estagio: muxffd PORT MAP ( (2), R(), carga, clk, () ); estagio: muxffd PORT MAP ( (), R(), carga, clk, () ); EN estrutura; sel clk muxffd INE/T/UFS Lógica Programável - semestre 27/2 slide 4.48
49 Modos Possíveis para os Sinais que são Portas de Entidade Modo IN OUT INOUT BUFFER Uso Para sinal que é entrada de entidade Para sinal que é saída de entidade. O valor do sinal não pode ser usado dentro da entidade (i.e., o sinal só pode aparecer à esquerda de uma atribuição) Para sinal que é tanto entrada quanto saída de entidade Para sinal que é saída de entidade. O valor do sinal pode ser usado dentro da entidade (i.e., o sinal pode aparecer tanto à esquerda quanto à direita de uma atribuição) INE/T/UFS Lógica Programável - semestre 27/2 slide 4.49
50 Registrador-eslocador (de 4 bits, nao hierárquico) LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY shift4 IS PORT ( R : IN ST_LOGI_VETOR(3 OWNTO ); carga, serial, clk : IN ST_LOGI; : BUFFER ST_LOGI_VETOR(3 OWNTO ) ); EN shift4; ARHITETURE comportamento OF shift4 IS PROESS WAIT UNTIL clk EVENT AN clk = ; IF carga = THEN <= R; ELSE () <= (); () <= (2); (2) <= (3); (3) <= serial; EN IF; EN PROESS; INE/T/UFS Lógica EN comportamento; Programável - semestre 27/2 slide 4.5 sel clk O que acontece se invertermos a ordem destas atribuições?
51 Registrador-eslocador (com n bits, não hierárquico) LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY shiftn IS GENERI ( N : INTEGER := 8 ); PORT ( R : IN ST_LOGI_VETOR(N- OWNTO ); carga, serial, clk : IN ST_LOGI; : BUFFER ST_LOGI_VETOR(N- OWNTO ) ); EN shiftn; ARHITETURE comportamento OF shiftn IS PROESS WAIT UNTIL clk EVENT AN clk = ; IF carga = THEN <= R; ELSE Genbits: FOR i IN TO N-2 LOOP (i) <= (i+); EN LOOP; (N-) <= w; EN IF; INE/T/UFS slide 4.5 Lógica EN Programável PROESS; - semestre 27/2 EN comportamento; sel clk
52 FOR LOOP x FOR GENERATE FOR LOOP: usado para gerar um conjunto de atribuições seqüenciais (logo, usado dentro de processos) FOR GENERATE: usado para gerar um conjunto de atribuições concorrentes (logo, usado dentro de bloco, mas fora de processos) INE/T/UFS Lógica Programável - semestre 27/2 slide 4.52
53 Experimento 2 escrever em VHL, sintetizar e simular para FPGAs Stratix o um registrador de deslocamento para a direita da transparência anterior. Acrescentar um reset assíncrono ativado com lógica direta. Levantar as seguintes informações: Número de LEs aracterísticas temporais INE/T/UFS Lógica Programável - semestre 27/2 slide 4.53
54 Registrador contador ( bit) Exemplo 5.4 da apostila K clear K limpa limpa INE/T/UFS Lógica Programável - semestre 27/2 slide 4.54
55 Registrador contador (3 bits) Exemplo 5.5 da apostila K clear clear 2 clear limpa 2 K limpa 2 INE/T/UFS Lógica Programável - semestre 27/2 slide 4.55
56 ontador Assíncrono (ripple) de 3 bits Usando flip-flops versão 2 2 K clear clear clear limpa 2 Para descrever este tipo de contador em VHL usando hierarquia, iremos instanciar o flip-flop Porém, a descrição do flip-flop em VHL deve conter ambas saídas, e N INE/T/UFS Lógica Programável - semestre 27/2 slide 4.56
57 Flip-flop (versão 2) om saídas e N LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY ffv2 IS PORT (, clk, limpa : IN ST_LOGI;, N : OUT ST_LOGI); EN ffv2; ARHITETURE comportamento OF ffv2 IS PROESS (clk, limpa) IF limpa= THEN <= ; N <= ; ELSIF clk EVENT AN clk = THEN <= ; N <= not ; EN IF; EN PROESS; EN comportamento; clear INE/T/UFS Lógica Programável - semestre 27/2 slide 4.57
58 ontador Assíncrono (ripple) de 3 bits LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY cont3b IS PORT ( clk, limpa : IN ST_LOGI; Aout : OUT ST_LOGI_VETOR (2 OWNTO )); EN cont3b; ARHITETURE estrutura OF cont3b IS SIGNAL N, N, N2 : ST_LOGI; limpa OMPONENT ffv2 PORT (, clk, limpa: IN ST_LOGI;, N : OUT ST_LOGI); EN OMPONENT; (Usando o flip-flop versão 2) K clea r clea r 2 clea r 2 ff: ffv2 PORT MAP (N, clk, limpa, Aout(), N); ff: ffv2 PORT MAP (N, N, limpa, Aout(), N); ff2: ffv2 PORT MAP (N2, N, limpa, Aout(2), N2); EN estrutura; INE/T/UFS Lógica Programável - semestre 27/2 slide 4.58
59 ontador Assíncrono (ripple) de 4 bits LIBRARY ieee; USE ieee.std_logic_64.all; ENTITY contador IS PORT ( clk, limpa, carga : IN ST_LOGI; : OUT ST_LOGI_VETOR( 3 OWNTO ) ); EN contador ; ARHITETURE comportamento OF contador IS SIGNAL conta : ST_LOGI_VETOR (3 OWNTO ) ; PROESS (clk, limpa) IF limpa = THEN conta <= ; ELSIF ( clk EVENT AN clk = ) THEN IF carga = THEN conta <= conta + ; ELSE conta <= conta; EN IF; EN IF; EN PROESS; INE/T/UFS <= conta; EN Lógica comportamento; Programável - semestre 27/2 Não é necessário (apenas por clareza ) slide 4.59
60 ontador Assíncrono (ripple) de n bits LIBRARY ieee; USE ieee.std_logic_64.all; ARHITETURE comportamento OF contnb IS PROESS (clk, limpa) IF limpa = THEN <= ; ELSIF ( clk EVENT AN clk = ) THEN IF carga = THEN <= R; ELSE <= + ; EN IF; EN IF; EN PROESS; EN INE/T/UFS comportamento; slide 4.6 Lógica Programável - semestre 27/2 (om carga paralela e usando sinais do tipo integer ) ENTITY contnb IS PORT ( R : IN INTEGER RANGE TO 5; clk, limpa, carga : IN ST_LOGI; : BUFFER INTEGER RANGE TO 5 ); EN contnb ;
61 Experimento 3 escrever em VHL, sintetizar e simular para FPGAs Stratix o um registrador contador da transparência anterior. Levantar as seguintes informações: Número de LEs aracterísticas temporais INE/T/UFS Lógica Programável - semestre 27/2 slide 4.6
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