ANÁLISE DE SIST. SEQUENCIAIS SÍNCRONOS. Sel Sistemas Digitais Prof. Homero Schiabel

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1 ANÁLIE DE IT. EUENCIAI ÍNCRONO el 44 - istemas Digitais Prof. Homero chiabel

2 ELEMENTO DE MEMÓRIA: LATCHE E FLIP-FLOP FLOP

3 Latch R Latch R R R R * **

4 R Latch R TABELA DE EXCITAÇÃO DIAGRAMA DE ETADO Entradas de excitação Estado presente R * X X Estado futuro Não muda REET ET Proibido EUAÇÃO CARACTERÍTICA * = + R

5 Ck Latch R Latch R íncrono R 0XX 0X 0 DIAGRAMA DE ETADO CR 0 0 0XX X0 TABELA DE EXCITAÇÃO Ck R * 0 0 X X 0 0 X X X X Mantém Não muda REET ET Proibido

6 Latch R K-MAP EUAÇÃO CARACTERÍTICA * = C + R + C e C = 0 * = e C = * = + R (*) C = CK que é a eq. característica do R simples

7 FF R M FLIP-FLOP Latches inadequados para uso em sistemas seqüenciais síncronos quando o sinal de Enable está ativo, as entradas são gatilhadas diretamente com a saída Portanto: qualquer mudança na entrada de excitação causa imediatamente uma mudança na saída do latch uando o Enable está ativo o Latch comporta-se como Circuito Combinacional!

8 FF R M FLIP-FLOP olução controle de tempo CLOCK para restringir os tempos nos quais os estados dos elementos de memória podem mudar C Ck R Ck R Flip-flop Mestre-Escravo R

9 FF R M FLIP-FLOP = à do latch simples Equação característica * = + R aída do latch R reage imediatamente a mudanças na entrada aída do FF R controlada pelo pulso de C C Ck R Ck R Flip-flop Mestre-Escravo R

10 FF R M Flip-flop R Mestre-Escravo C Ck R Ck R TABELA DE EXCITAÇÃO DIAGRAMA DE ETADO x0 0x

11 FF R M Flip-flop Tipo D Mestre-Escravo C D Ck Ck TABELA DE EXCITAÇÃO DIAGRAMA DE ETADO EUAÇÃO CARACTERÍTICA * = D

12 FF JK M Flip-flop JK Mestre-Escravo DIAGRAMA DE ETADO TABELA DE EXCITAÇÃO x x0 0x x EUAÇÃO CARACTERÍTICA? DIAGRAMA LÓGICO?

13 FF JK M Flip-flop JK Mestre-Escravo DIAGRAMA DE ETADO DIAGRAMA LÓGICO x x0 0x x EUAÇÃO CARACTERÍTICA * = K + J

14 FF Tipo D Flip-flop Tipo D sensível à borda ensibilidade a bordas elimina as transições não estáveis período durante o qual o sinal na entrada de excitação é disponibilizado ao Latch do FF = muito curto. ímbolo Lógico padrão IEEE, do FF D sensível à subida de borda. TABELA DE EXCITAÇÃO O pequeno triângulo na entrada CLK indica que o dispositivo é disparado em borda positiva.

15 FF JK e tipo T Flip-flop JK sensível à borda Flip-flop tipo T EUAÇÃO CARACTERÍTICA * = J + K O pequeno triângulo e o cículo na entrada CLK indicam que o dispositivo é sensível a transições em borda negativa. EUAÇÃO CARACTERÍTICA * = J + K TABELA DE EXCITAÇÃO = T + T

16 FF JK e tipo T UMÁRIO LATCHE E FF Dispositivo Equação Característica Latch R Latch R Gatilhado Latch D Flip-flop R Flip-flop D Flip-flop JK Flip-flop T (sensível a borda) Flip-flop T (com relógio) * = + R * = C + R + C * = DC + C * = + R * = D * = K + J * = * = T + T

17 FF JK e tipo T Exercício Análise de sist. sequencial síncrono. Determinar: Tabela de Estado; Diagrama de Estado; Diagrama de tempo equência de entrada: X = Estado inicial: y = 0 x 2 3 z y T y CLK Clock

18 FF JK e tipo T Exercício Análise de sist. sequencial síncrono 2. Determinar: Tabela de Estado; Diagrama de Estado; Diagrama de tempo equência de entrada: X = 000 Estado inicial: y 0 y 20 = 0