ELD - Eletrônica Digital Aula 6 Circuitos Sequenciais Latches e Flip-Flops. Prof. Antonio Heronaldo de Sousa

Transcrição

1 ELD - Eletrônica Digital Aula 6 Circuitos Sequenciais Latches e Flip-Flops Prof. Antonio Heronaldo de Sousa

2 Agenda - Circuitos Sequenciais - Conceitos - Conceito e circuitos de Latch RS - Aplicações do Latch RS - Latch R-S Síncrono - Latch R-S Síncrono com entradas diretas - Latch tipo D ou Latch Transparente - Conceitos de Flip-Flops - Flip-Flop tipo D - Flip-Flop J-K (edge-triggered) - Flip-Flop J-K (master-slave) - Aplicações dos Flip-Flops

3 Circuitos Sequenciais - Conceitos Nos circuitos combinacionais, uma dada saída do circuito é função única e exclusiva das suas entradas atuais. Nos circuitos sequenciais, ela é também função da história passada do circuito. Isso permite que o circuito sequencial possa apresentar elementos com capacidade de armazenamento de informação.

4 Circuitos Sequenciais - Conceitos Na parte combinacional: recebe sinais externos e saídas dos elementos de memória; No elemento de memória: armazena entradas anteriores, onde o elemento de memória é o flip-flop.

5 Circuitos Sequenciais - Conceitos Memórias

6 Latches O latch é um dispositivo de armazenamento temporário que tem dois estados estáveis (0 ou 1). Latch

7 Latch R-S Os latches são biestáveis, pois podem permanecer em um dos dois estados estáveis (0 ou 1) por realimentação, onde as saídas são ligadas às entradas opostas. As saídas das portas, em condições normais, estão sempre em níveis lógicos inversos. Existem duas entradas: SET que leva Q (saída normal) para o estado ALTO; e a entrada RESET (ou CLEAR), que leva Q para o estado BAIXO. Saída Normal Saída Invertida

8 Latch R-S As entradas estão normalmente em repouso no estado ALTO, e uma delas é pulsada em nível BAIXO sempre que se deseja alterar as saídas do latch. Inicialmente, se SET = RESET = 1, pode haver duas configurações:

9 Latch R-S Quando a entrada SET é momentaneamente pulsada em nível BAIXO, enquanto a entrada RESET é mantida em nível ALTO, há mudança nas saídas do latch. Nesse caso, SET e RESET são ativadas em nível BAIXO.

10 Latch R-S

11 Latch R-S

12 Latch R-S Duas portas NOR interligadas de modo cruzado podem ser usadas como um latch com portas NOR, semelhante à configuração com NANDs, exceto pelo fato da mudança na tabela-verdade. Nesse caso, SET e RESET são ativadas em nível ALTO.

13 Latch R-S Latch com portas NAND Latch com portas NOR

14 Simulando um Latch R-S

15 Exemplo de aplicação de Latch R-S O fenômeno conhecido como trepidação de contato ( contact bounce ) torna praticamente impossível obter uma transição de tensão limpa com uma chave mecânica. As múltiplas transições no sinal de saída geralmente não duram mais do que alguns poucos milisegundos, mas podem ser inaceitáveis em algumas aplicações.

16 Exemplo de aplicação de Latch R-S Para evitar que a trepidação de contato afete a saída pode-se usar um latch NAND.

17 Latch R-S Síncrono Nos latches R-S anteriores, o usuário não tem controle sobre as entradas. Quando as informações R e S acessam o latch, elas são imediatamente processadas sem nenhum tipo de controle. Para obter algum controle, o circuito do latch pode ser modificado, introduzindose uma entrada com a função de habilitar (Enable) ou bloquear o latch.

18 Latch R-S Síncrono * Questão: Se Enable=0, enquanto R=S=1, como ficam Q e Q/?

19 Simulando um Latch R-S Síncrono

20 Latch R-S Síncrono com entradas diretas

21 Latch R-S Síncrono com entradas diretas

22 Simulando um Latch R-S com entradas diretas

23 Latch Tipo D ou Latch Transparente O latch R-S síncrono não consegue evitar o estado de oscilação quando os atrasos de propagação forem iguais e ocorrer a transição de R=S=1 para R=S=0. Introduzindo um inversor entre as entradas R e S, as mesmas serão complementares, fazendo com que o circuito atue na região normal de operação. Tal circuito é conhecido com latch D (latch transparente).

24 Latch Tipo D A entrada comum das portas que implementam o circuito direcionador é denominada entrada de habilitação (ENABLE). Se EN = 1, a saída Q será igual à entrada D (transparente). Se EN = 0, a saída Q não será modificada (guarda o último valor memória).

25 Latch Tipo D

26 Simulando um Latch Tipo D

27 CI-7475: Quádruplo Latch Tipo D com Enable

28 Flip-Flops Nos latches, enquanto o sinal de controle estiver ativado, eventuais variações das entradas D ou R e S serão percebidas pelo latch e este poderá mudar de estado. Essa característica é particularmente imprópria para a construção de circuitos sequenciais síncronos, uma vez que em tais circuitos qualquer troca de estado deve ocorrer de maneira sincronizada com o sinal de relógio.

29 Flip-Flops Os flip-flops são circuitos derivados dos latches, porém ativados pela transição do sinal de controle (borda). Isso faz com que um flip-flop permaneça ativado apenas durante um intervalo de tempo muito pequeno, após a ocorrência de uma transição do sinal de controle.

30 Flip-Flops Nesse caso, uma eventual troca de estado só pode ocorrer durante esse breve intervalo de tempo em que o flip-flop está ativado. Entre duas transições sucessivas do mesmo tipo (ou subida ou descida) do sinal de controle, o flip-flop mantém o último estado adquirido.

31 Flip-Flops Dependendo de sua construção, um flip-flop pode ser disparado pela transição de subida ou pela transição de descida do sinal de controle. Nesse caso, pode-se dizer que flip-flops são disparados pela borda (subida ou descida), enquanto que latches são sensíveis ao nível lógico (alto ou baixo). Latch -> controle pelo nível Flip-Flop -> controle pela borda

32 Flip-Flop tipo D CLK E1 E2 Q 1 Q D Não muda Q Não muda D 0 Q 1 =D

33 Flip-Flop tipo D

34 Simulando um Flip-Flop Tipo D

35 Simulando um Flip-Flop Tipo D com CI-7475

36 CI-7474: Dual FF Tipo D Clock, Set e Reset

37 Flip-Flop J-K (edge-triggered) O flip-flop J-K gatilhado na transição de sinal clock (edgetriggered) é um dos mais importantes circuitos sequenciais básicos.

38 Flip-Flop J-K (edge-triggered)

39 Simulando um Flip-Flop J-K (edge-triggered)

40 CI-7476: Dual FF JK ( ) Set e Reset

41 CI-7476: Dual FF JK ( ) Set e Reset

42 CI-7476: Dual FF JK ( ) Set e Reset

43 Flip-Flop J-K (master-slave) Esse circuito é formado por dois latches, denominados mestre (master) e escravo (slave). Possui a mesma tabela de combinações que o flip-flop J-K (edge-triggered), mas com convenções de tempos t n e t t n+1 diferentes. J n, K n e Q n correspondem aos valores de J, K e Q no tempo imediatamente anterior a subida do pulso, enquanto Q n+1 corresponde a saída no tempo posterior a descida do pulso.

44 Flip-Flop Tipo T (toglle) Este flip-flop é obtido à partir de um flip-flop JK Mestre-escravo com as entradas J e K curto-circuitadas. Assim sendo, só ocorrerão as entradas T=J=K=0 e T=J=K=1.

45 CI-74173: Quad FF D ( ) Clear

46 CI-74173: Quad FF D ( ) Clear

47 CI-74173: Quad FF D ( ) Clear M N D Q X Z 1 0 X Z 1 1 X Z

48 CI-74173: Quad FF D ( ) Clear

49 Aplicações de Flip-Flops Comutar um estado - Toggle

50 Aplicações de Flip-Flops Contadores

51 Aplicações de Flip-Flops Sincronização usando Flip-Flops: O sinal assíncrono A pode produzir pulsos parciais em X.

52 Aplicações de Flip-Flops Sincronização usando Flip-Flops: Um flip-flop D disparado por transição negativa é usado para sincronizar a habilitação da porta AND com a descida do clock.

53 Aplicações de Flip-Flops Detecção de uma Sequência de Entrada: Um flip-flop JK é usado para responder a uma determinada sequência de entrada. Sentido de giro de motor com Enconder incremental

54 Aplicações de Flip-Flops Deslocamento de bits Ex. Acionamento Sequencial

55 Aplicações de Flip-Flops Deslocamento de bits Ex. Controle de Motor de Passo

56 Aplicações de Flip-Flops Deslocamento de bits Ex. Varredura de Teclado

57 Aplicações de Flip-Flops Deslocamento de bits Ex. Varredura de Teclado

58 Aplicações de Flip-Flops Armazenamento de dados - Comunicação Serial Memórias