INSTITUTO DE EDUCAÇÃO, CIÊNCIA E TECNOLOGIA DE SERGIPE COORDENADORIA DE ELETRÔNICA. Flip - Flops

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1 INSTITUTO DE EDUCAÇÃO, CIÊNCIA E TECNOLOGIA DE SERGIPE COORDENADORIA DE ELETRÔNICA Flip - Flops Relatório técnico apresentado como requisito parcial para obtenção de aprovação na disciplina de Sistemas Digitais. Prof. Edson Barbosa Autores: Daniel Delano Dos Santos Jorge Lucas Silva Neto José Emerson Oliveira Santos Mateus Figueiredo Pereira Aracaju-SE 07/11/2014

2 Sumário 1 - INTRODUÇÃO Flip-Flop S-R Flip-Flop T Flip-Flop D Flip-Flop J-K MATERIAIS MÉTODOS EXPERIÊNCIA FLIP-FLOP SR COM CLOCK: EXPERIÊNCIA EXPERIÊNCIA EXPERIÊNCIA EXPERIÊNCIA EXPERIÊNCIA CONCLUSÃO REFERÊNCIAS BIBLIOGRÁFICAS ANEXO QUESTÕES: XTREME DIGITAL...25

3 1 INTRODUÇÃO O flip-flop ou multivibrador biestável é um circuito digital pulsado capaz de servir como uma memória de um bit, ou seja, são dispositivos de memória que podem guardar informações binárias. Os flip-flops podem ser classificados em dois tipos principais: 1. Flip-Flops Síncronos ou com CLOCK. 2. Flip-Flops Assíncronos ou sem CLOCK. Os flip-flops síncronos exigem, para seu perfeito funcionamento, um pulso de gatilhamento também chamado de clock, além das entradas normais. Deste modo, nos flip-flops síncronos as mudanças só ocorrerão durante o pulso de sincronização, ou clock. Já nos assíncronos, as transições ocorrem após ter sido completadas mudanças nas entradas normais, sem haver a necessidade de pulsos de sincronização. [1] De acordo com o funcionamento de suas entradas existem diversos tipos de flip-flops, sendo os mais comuns: S-R; T; D; J-K. Cujas características de funcionamento passaremos a descrever. 1

4 1.1 Flip-Flop S-R tipos. Um flip-flop S-R, é um biestável básico porque dele se derivam os demais Um flip-flop S-R Síncrono depende da habilitação de suas entradas por um sinal de clock para que essas possam alterar o estado do mesmo. Este sinal pode operar de duas formas: 1. Mantendo as entradas ativas durante todo o período do pulso. 2. Mantendo as entradas ativas apenas no instante da mudança de estado do sinal de clock. Essas duas formas de operação podem ser denominadas como modo clocked e modo triggered. O flip-flop "set/reset" ativa (set, muda sua saída para o nível lógico 1, ou retém se este já estiver em 1) se a entrada S ("set") estiver em 1 e a entrada R ("reset") estiver em 0 quando o clock for mudado. O flip-flop desativa (reset, muda sua saída para o nível lógico 0, ou a mantém se esta já estiver em 0) se a entrada R ("reset") estiver em 1 e a entrada S ("set") estiver em 0 quando o clock estiver habilitado. Se ambas as entradas estiverem em 0 quando o clock for mudado, a saída não se modifica. Se, entretanto, ambas as entradas estiverem em 1 quando o clock estiver habilitado, nenhum comportamento particular é garantido. Vejamos agora, o diagrama de bloco, a estrutura, a tabela verdade e o diagrama de tempo de um Flip-Flop S-R: 2

5 Diagrama de Bloco Flip-Flop S-R sem clock. Estrutura com gates NÃO-OU. Estrutura com gates NÃO-E. Tabela Verdade do Flip-Flop S-R. Diagrama de tempo do Flip-Flop S-R. 3

6 Como pode ser observado, os Flip-Flops visto são assíncronos, isto é, são diretamente operados pelas entradas S e R, porém estes dispositivos podem ser implementados com uma linha de sincronização em clock. Como é mostrado abaixo: Diagrama de bloco do Flip-Flop S-R com Clock. Estrutura com gates NÃO-E com clock. Diagrama de tempo do Flip-Flop S-R com clock. Entradas Saída Q S R CLK Q A Q F Tabela verdade do Flip-Flop S-R com clock. 4

7 1.2 Flip-Flop T Se a entrada T estiver em estado lógico alto, o flip-flop T ("toggle") muda o estado da saída sempre que a entrada de clock sofrer uma modificação. Se a entrada T foi baixa, o flip-flop mantém o valor anterior da saída. Vejamos sua tabela verdade e seu diagrama de bloco: Digrama de bloco do Flip-Flop T. Tabela verdade do Flip-Flop T. O flip-flop T não é disponível comercialmente, podendo no entanto ser construído a partir de outros. 5

8 1.3 Flip-Flop D O flip-flop D é quase sempre gatilhável (síncrono), isto é vem sempre associado com uma entrada clock, as vezes chamado de ENABLE. O flip-flop D ("data" ou dado, pois armazena o bit de entrada) possui uma entrada, que é ligada diretamente à saída quando o clock é mudado. Independentemente do valor atual da saída, ele irá assumir o valor 1, se D = 1 quando o clock for mudado, ou o valor 0, se D = 0 quando o clock for mudado. Este flip-flop pode ser interpretado como uma linha de atraso primitiva ou um hold de ordem zero, visto que a informação é colocada na saída um ciclo depois de ela ter chegado na entrada. Vejamos sua tabela verdade e seu diagrama de bloco: Diagrama de bloco. Tabela verdade do Flip-Flop D 6

9 1.4 Flip-Flop J-K Este é o mais versátil dos dos flip-flops, o J-K aprimora o funcionamento do flip-flop RS interpretando a condição S = R = 1 como um comando de inversão. Especificamente, a combinação J = 1, K = 0 é um comando para ativar (set) a saída do flip-flop. A combinação J = 0, K = 1 é um comando para desativar (reset) a saída do flip-flop; e a combinação J = K = 1 é um comando para inverter o flip-flop, trocando o sinal de saída pelo seu complemento. Fazendo J = K o flip-flop J-K se torna um flip-flop T. Vejamos a sua tabela verdade e seu digrama de bloco: Diagrama de bloco do Flip-Flop J-K. Tabela verdade do Flip-Flop J-K. 7

10 Com o Flip-Flop J-K podemos construir outros tipos de flip-flop como é mostrado abaixo: Construção do Flip-Flop FF S-R. Construção do Flip-Flop FF T. Construção do Flip-Flop FF D. 8

11 2 MATERIAIS Multisim 13; Datapool Eletrônica LTDA; Módulo Datapool (Apostila); 1x CI 74LS76; 3x CI 74LS74; 1x CI 74LS04; Fios. 9

12 3 MÉTODOS Todos os experimentos foram feitos no Kit Datapool, com uso dos circuitos integrados listados nos Materiais Utilizados desta formam podemos compreender o uso e funcionamento dos Flip-Flops, os modelos usados foram: S-R; D; J-K. 3.1 EXPERIÊNCIA FLIP-FLOP SR COM CLOCK: Essa experiência não houve a necessidade de questões, foi usado a porta lógica NAND (circuito integrado DM7400N) para obter o Flip-Flop SR, seu funcionamento é listado abaixo: Figura 1: Esquemático do circuito o qual foi montado. Figura 2:Circuito montado no Datapool. 10

13 ENTRADAS SAÍDAS S R CLOCK Q NOTQ Q Tabela 1: Resultados encontrados. Durante a montagem a entrada S foi colocada na chave A, a entrada R foi utilizada na chave B e o CLOCK na chave C do Datapool. Com o circuito montado, foi feito a oscilação de S e R manualmente de forma binária utilizando as chaves A e B, a pulsação de CLOCK que permitia que as mudanças nas chaves A e B fossem efeituadas só acontecia quando de forma manual alterava a chave C para o nível lógico 1. Assim os resultados foram anotados na tabela 1. Diagrama de tempo do FLIP-FLOP S-R com CLOCK, com a presença de sua inconsistência. 11

14 3.2 EXPERIÊNCIA 1 Utilizando o circuito 74LS76 foi montado o circuito da Figura 3 o qual é um flip-flop J-K com clock. Figura 3:Esquemático do circuito o qual foi montado. Figura 4: Circuito montado no Datapool. 12

15 ENTRADAS SAÍDAS J K CLOCK Q NOTQ Q NOTQ Ch.A Ch.B Ch.C L7=1 L6=0 L7=0 L6= Tabela 2: Tabela de funcionamento do flip-flop 74LS76 (JK COM CLOCK). Diagrama de tempo do FLIP-FLOP J-K. 13

16 3.3 EXPERIÊNCIA 2 Utilizando o circuito 74LS74 foi montado o circuito da Figura 5 o qual é um flip-flop D com clock. Figura 5: Esquemático do circuito o qual foi montado. Figura 6: Circuito montado no Datapool. 14

17 ENTRADAS SAÍDAS D CLOCK Q NOTQ Q NOTQ Ch.A Ch.B L7=1 L6=0 L7=0 L6= Tabela 3: Tabela de funcionamento do FF D 74LS74 (Flip-Flop D). Com esse experimento foi observado que o seu funcionamento é dado pela informação da entrada D para a saída se faz na subida do clock, e que as entradas podem mudar de estado ( 0 ou 1 ) durante a permanência do clock em 1 ou 0, sem alteração da saída. Diagrama de tempo do FLIP-FLOP D com CLOCK. 15

18 3.4 EXPERIÊNCIA 3 Utilizando o circuito 74LS74 foi montado o circuito da Figura 7 o qual é um flip-flop D com clock, mas agora tendo o PRESET e Clear como saída. Figura 7: Esquemático do circuito o qual foi montado. Figura 8: Circuito montado no Datapool. 16

19 ENTRADAS SAÍDAS PRESET CLEAR CLOCK D Q NOTQ Ch.A Ch.B Ch.C Ch.D L7 L Tabela 4: Tabela de funcionamento do Preset e do Clear no FF D 74LS74(Flip-flop D). Com esse experimento foi observado que um 0 na linha do PRESET faz a saída Q ir para o nível 1 ( preseta a saída), e um 0 na linha CLEAR faz a saída Q ir para 0 ( limpa a saída), como isso podemos dizer que o PRESET e o CLEAR tenham prioridade, estando assim acima da entrada D e do Clock. Nas últimas duas linhas Q=NOTQ, o que chamamos de inconsistência. Diagrama de tempo do FLIP-FLOP D com CLOCK, usando o PRESET e CLEAR como entrada. 17

20 3.5 EXPERIÊNCIA 4 Utilizando o circuito 74LS74 foi montado o circuito da Figura 9 o qual é um flip-flop D com clock, mas agora tendo o a entrada D=CLOCK e CLEAR, PRESET=Vcc. Figura 9: Esquemático do circuito o qual foi montado. Figura 10: Circuito montado no Datapool. 18

21 ENTRADAS SAÍDAS D=CLOCK CLEAR Q NOTQ Ch.A Ch.B L7 L Tabela 5: Tabela de funcionamento do FF D 74LS74 com D=CLOCK. Com esse experimento foi observado que por D = CLOCK, o CLOCK não tem tempo de perceber que o de está em 1, pois eles vão para o estado lógico 1 ao mesmo tempo. Diagrama de tempo do FLIP-FLOP D com CLOCK, usando D=CLOCK e CLEAR como entrada. 19

22 3.5.1 EXPERIÊNCIA 4.2 Utilizando o circuito 74LS74 foi montado o circuito da Figura 11 o qual é um flip-flop D com clock, mas agora com o clock recebendo um atraso de 4 inversores. Para isso usamos o circuito integrado (74LS74). Figura 11: Esquemático do circuito o qual foi montado. Figura 12: Circuito montado no Datapool. 20

23 ENTRADAS SAÍDAS D=CLOCK CLEAR Q NOTQ Ch.A Ch.B L7 L Tabela 5: Tabela de funcionamento de FF D 74LS74 com D=/CLOCK atrasado por inversores/. Com esse experimento foi observado que com a modificação introduzida, o atraso de tempo das portas inversoras funcionaram, elas fazem com que o CLOCK chegue depois da entrada D, assim o CLOCK acaba percebendo seu estado 1. Diagrama de tempo do FLIP-FLOP D com CLOCK, usando como entrada D, CLEAR, CLOCK=D (mas com atraso do portas NOT). 21

24 4 CONCLUSÃO Através da montagem foi possível observar o que já foi visto anteriormente em simulação e assim unir a parte teórica com a prática. Com o Flip-Flop é possível armazenar um bit e isso foi confirmado com a montagem, com isso foi analisado que esse mesmo processo ocorria na memória RAM de um computador, porém com vários desses que foi montado. A execução desse experimento levou ao grupo uma experiência importante e que da base para fazer outras práticas. 22

25 5 REFERÊNCIAS BIBLIOGRÁFICAS [1] 23

26 6 ANEXO 6.1 QUESTÕES: a) Com um flip-flop J-K pode-se construir um flip-flop D? 1. Certo; X 2. Errado; entrada? b) As linhas de PRESET e de CLEAR prevalecem sobre as outras linhas de 1. Certo; X 2. Errado; c) Em um flip-flop Mestre-Escravo o funcionamento correto exige que o clock: 1. Tenha um Edge negativo; 2. Tenho um Edge positivo; 3. Saia da nível 0, vá para 1, permaneça um tempo mínimo 1, e volta para 0 X d) O tempo set-up em um flip-flop D exige que: 1. A entrada D esteja presente após o clock; 2. A entrada D esteja presente antes do clock; X 3. A entrada D e o clock devam ocorrer simultaneamente; 24

27 7 XTREME DIGITAL Para mais informações acesse: /posts/p/pub