CEFET/RJ Centro Federal de Educação Tecnológica Celso Suckow da Fonseca

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1 SUMÁRIO 1. Flip Flops Introdução Tipos de Flip-flops Latches Simples Latch SR com portas NOR... 2 Exemplo Latch SR com portas NAND... 4 Exemplo Latch SR com portas AND-OR Latch SR com Controle de Entrada Latch J-K Latch D com Porta Flip Flops Propriamente Ditos Flip Flop tipo D Flip Flop do Tipo T Flip Flop do Tipo JK Flip Flop J-K Mestre Escravo Flip-Flop JK Mestre-Escravo com Entradas Preset e Clear Flip Flop tipo T Exemplo Flip Flop Tipo D Registradores de Deslocamento Introdução Conversor Série Paralelo Exemplo Conversor Paralelo Série Registrador Série Série Registrador Paralelo Paralelo Exemplo Contadores Introdução... 28

2 2.2. Contadores Assíncronos Contador de Pulsos Contador de Década Contador Sequencial Contadores Assíncronos Contadores Assíncronos Decrescentes Contador Assíncrono Crescente e Decrescente Exemplo Exemplo Contadores Síncronos Gerador de Código Binário de 4 Bits Contador Década Síncrono Contador de uma Sequência Qualquer Exemplo Contador em Anel Contador Johnson... 52

3 1. Flip Flops 1.1. Introdução Em eletrônica e circuitos digitais, o flip-flop ou multivibrador biestável é um circuito digital pulsado capaz de servir como uma memória de um bit. Um flip-flop tipicamente inclui zero, um ou dois sinais de entrada, um sinal de clock, e um sinal de saída, apesar de muitos flip-flops comerciais proverem adicionalmente o complemento do sinal de saída. Alguns flip-flops também incluem um sinal da entrada clear, que limpa a saída atual. Como os flip-flops são implementados na forma de circuitos integrados, eles também necessitam de conexões de alimentação. Então, os flip-flops podem ser simples ou possuir uma entrada de clock. Os modelos simples são normalmente descritos como latches enquanto que os que possuem um clock de entrada é que são normalmente descritos por flip-flops. Os latches podem ser construídos a partir de um par simples de elementos cruzados como por exemplo TBJs ou FETs. De forma geral podemos representar o flip-flop como um bloco onde temos 2 saídas: Q e Q', entrada para as variáveis e uma entrada de controle (Clock). A saída Q será a principal do bloco. Este dispositivo possui basicamente dois estados de saída. Para o flip-flop assumir um destes estados é necessário que haja uma combinação das variáveis e do pulso de controle (Clock). Após este pulso, o flip-flop permanecerá neste estado até a chegada de um novo pulso de clock e, então, de acordo com as variáveis de entrada, mudará ou não de estado. Quatro tipos de flip-flops possuem 8 aplicações comuns em sistemas de clock não-sequencial: flip-flop T ("toggle"), flip-flop S-R ("set-reset"), flip-flop J-K e o flip-flop D ("data").o comportamento de um flip-flop é descrito por sua 1 P á g i n a

4 equação característica, que prevê a "próxima" (após o próximo pulso de clock) saída, em termos dos sinais de entrada e/ou da saída atual. O primeiro flip-flop eletrônico foi inventado em 1919 por William Eccles e F. W. Jordan. Ele foi inicialmente chamado de circuito de disparo Eccles- Jordan. O nome flip-flop posterior descreve o som que é produzido em um altofalante conectado a uma saída de um amplificador durante o processo de chaveamento do circuito. Este design foi utilizado no computador britânico Colossus e circuitos transistorizados foram comuns em computadores mesmo após a criação dos circuitos integrados, mesmo sabendo que flip-flops realizados a partir de portas lógicas são bastante comuns Tipos de Flip-flops Como informado na introdução, os flip-flops são divididos em quatro modelos: SR (set-reset), D (data ou delay), T (toggle) e JK. O comportamento de cada modelo é determinado por sua equação característica do estado de saída que depende dos sinais de entrada e/ou da saída atual Latches Simples Latch SR com portas NOR O modelo de latch mais fundamental realizável é o latch SR, em que as portas S e R são definidas como portas set e reset. O modelo mais simples permite a construção deste latch a partir de um par de portas lógicas do tipo NOR. O bit armazenado é o bit presente na saída Q. A figura 1 ilustra o diagrama de construção do latch SR com portas NOR. 2 P á g i n a

5 Figura 1 - Latch SR com portas NOR No instante em que as entradas R e S estão no estado baixo, ou seja, com nível 0, a saída Q se mantém em um estado constante. Se a entrada S passa a estar em um estado alto, enquanto a entrada R se mantém em um estado baixo, a saída Q passa a ficar em um estado alto e permanece neste estado alto, mesmo quando a entrada S volta a estar no estado baixo. Do mesmo modo que quando a entrada R passa a ficar em um estado alto, enquanto a entrada S se mantém no nível baixo, a saída Q permanece em um estado baixo, mesmo quando a entrada R volta ao estado baixo. A tabela 1 apresenta a tabela verdade de operação dos estados do latch SR com portas NOR: S R Q Q O que acontece SET SET RESET RESET PROIBIDO Tabela 1 - Tabela verdade de operação do Latch SR com portas NOR Quando as entradas R e S estão em um estado alto, as duas entradas estão em uma combinação proibida, ou não permitida, já que esta cominação faz com que a equação lógica Q = não Q não exista. Esta combinação também não é utilizada em circuitos combinacionais quando ambas as entradas vão para o estado baixo AO MESMO TEMPO. 3 P á g i n a

6 Exemplo 1 Considere inicialmente a porta Q = 0 e mostre qual seria a saída Q para o latch com porta NOR cujas entradas estão descritas a seguir: SET RESET Solução SET RESET Q A condição inicial são as portas SET = RESET = 0, não afetando a saída Q que está em nível baixo (0) e permanece. Quando a porta SET passa ao nível alto, Q passa ao nível alto e permanece mesmo quando a porta SET retorna para o nível baixo. Quando a porta RESET vai para o nível alto (1), a porta Q vai para o nível baixo e permanece quando a porta RESET volta para o nível baixo. O pulso na porta Q passa para o nível alto novamente quando aparece um pulso na porta SET permanecendo alto mesmo quando a porta SET volta para o nível baixo Latch SR com portas NAND 4 P á g i n a

7 É um modelo alternativo ao latch SR que é construído com portas NAND. As entradas R e S passam a estar em um nível alto quando tanto R quanto S estão em um nível baixo de sinal e a sua operação é idêntica a operação da porta RS com portas NOR. A figura 2 mostra o latch SR com portas NAND: Figura 2 - Latch SR com portas NAND Apesar da inconveniência de usar a notação das entradas com sinal baixo, este modelo de latch é bastante utilizado. A tabela 2 mostra a tabela verdade do latch SR com portas NAND: S R Q Q O que acontece SET SET RESET RESET PROIBIDO Tabela 2 - Tabela verdade da operaçãodo Latch SR com portas NAND Exemplo 2 Em um latch com portas NAND duas formas de onda são aplicadas na entrada. Se a condição inicial é Q = 0, Qual será a forma de onda na saída? 5 P á g i n a

8 SET RESET Solução: A condição inicial apresenta SET = RESET = 1, com isso, a saída permanece no mesmo estado. A saída Q passa para o estado alto (1) quando o sinal da porta SET passa do nível lógico alto para o nível baixo. Para trazer de volta a saída Q para o nível baixo (0), aplica se um nível baixo na porta RESET. Quando a porta RESET retorna para o nível alto, a saída permanece no estado baixo. SET RESET Q Latch SR com portas AND-OR Este modelo de latch SR é mais utilizado para facilitar a compreensão do entendimento de como funcionao latch SR. Este modelo utiliza uma realimentação (feedback) ao invés de utilizar o acoplamento cruzado. A figura 3 6 P á g i n a

9 e a tabela 3 apresentam este modelo de latch SR e a tabela verdade de operação: Figura 3 - Latch SR com portas AND e OR S R O que Acontece 0 0 NADA 1 0 Q = 1 X 1 Q = 0 Tabela 3 - Tabela verdade de operação do Latch SR AND-OR Latch SR com Controle de Entrada Os latches foram desenvolvidos para que dado uma alteração em um sinal de entrada proporcione uma alteração do sinal de saída. Lógicas adicionais podem ser colocadas de forma a transformar este conjunto em um conjunto o qual é independente quando uma entrada externa não é declarada. Quando vários latches são conectados em sequência, com o mesmo sinal de clock, os sinais das entradas vão se propagar diretamente por todos. Este modelo de latch síncrono é realizado ao se montar duas sequências, uma com portas NOR ao latch SR invertido, ou um segundo nível de portas AND ao latch SR direto, e esta segunda linha de portas permite a inversão das entradas de modo que este latch se torne um latch SR com portas. A figura 4 ilustra este modelo de latch: 7 P á g i n a

10 Figura 4 - Latch SR com controle de entrada Caso a porta de clock esteja em nível elevado, todos os sinais que entram para o latch são reproduzidos imediatamente na saída, exceto quando as portas R e S estejam ao mesmo tempo no nível baixo. Caso este porta de clock esteja em nível baixo, o latch fica fechado e o seu estado se mantém até o momento em que o sinal passe a ficar no nível alto. A tabela 4 apresenta a tabela verdade de operação deste latch: E S R Q Q MESMO MESMO MESMO MESMO MESMO Tabela 4 - Tabela verdade de operação do Latch SR com controle de entrada Latch J-K O latch JK é um latch SR que permite sua saída quando a entrada é a parte positiva das portas J=1 e K=1. Porém, no latch JK a combinação de entrada positiva em ambas as portas não é normalmente utilizada pois não existe um clock que realiza o chaveamento direto. A tabela 5 ilustra a tabela verdade do latch JK. 8 P á g i n a

11 J K Q O que Acontece 0 0 Q NADA RESET SET 1 1 Q CHAVEAMENTO Tabela 5 - Tabela Verdade de operação do Latch JK Latch D com Porta Este modelo de latch no caso em que duas combinações ativas na entrada de um latch SR com porta, a entrada R será o complemento da entrada S. O estágio que contém uma porta NAND converte os dois estados de entrada da porta D nas duas combinações ativas para o próximo latch SR a partir da inversão do sinal de entrada. Se o sinal de clock estiver no nível baixo produzirá a combinação inativa 11, de modo que o latch D com porta é considerado um latch SR de uma entrada síncrono. A tabela 6 apresenta a tabela verdade do latch D com porta. Este tipo de configuração previne que uma combinação de entrada restrita seja aplicada ao latch, em que só existe um dado de entrada e um sinal de clock. Este modelo de latch é conhecido como latch transparente em que quando o sinal de entrada está no nível alto, este é propagado diretamente pelo circuito, desde a entrada D até a saída Q. Os latches transparentes são normalmente usados como portas de entrada/saída, em sistemas assíncronos, ou em sistemas síncronos de duas fases 1 (são sistemas que usam um relógio de duas fases), em que dois latches operam em diferentes fases do clock prevenindo a transparência dos dados como em um flip-flop mestreescravo. 1 Em circuitos síncronos, um clock de duas fases é um sinal de clock o qual é distribuído em dois fios com pulsos que não são sobrepostos. Como estes pulsos não são sobrepostos, os latches com porta são melhores para sua utilização que os flipflops de transição positiva para armazenar informação, de forma que as entradas dos latches de uma fase apenas dependem das saídas dos latches da outra fase. Além disso, como um latch com porta utiliza menos portas que um flip-flop com transição positiva, um relógio de duas fases permite uma utilização de menos portas, mas, com maior dificuldade para a realização do circuito e com menor desempenho. 9 P á g i n a

12 Clock D Q Q O que Acontece 0 X Q ANTERIOR Q ANTERIOR NADA RESET SET Tabela 6 - Tabela Verdade do Latch D com Porta 10 P á g i n a

13 Flip Flops Propriamente Ditos A partir dos diversos tipos de latches vistos anteriormente, passaremos a ver agora os modelos mais utilizados de flip-flops em sistemas digitais Flip Flop tipo D Este modelo de flip-flop é o mais largamente utilizado, sendo conhecido como flip-flop de dados ou também como flip-flop de atraso (delay). Ele recebe o dado da entrada D em uma porção definida do ciclo do clock, como por exemplo na parte positiva do ciclo, e este valor passa a ser saída Q. Em outros determinados intantes do clock a saída Q não é alterada, de modo que este modelo de flip-flop pode ser entendido como uma célula de memória ou como uma linha com atraso. A figura 5 apresenta o símbolo do flip-flop tipo D: Figura 5 - Símbolo esquemático de um flip-flop do tipo D Conforme é observado na figura 5, este modelo de flip-flop possui portas de set e reset, de forma que pode ser usado também como um flip-flop do tipo SR. No latch SR a condição 11 S = R = 1, é ilegal, o que não acontece no flip-flop. A tabela 7a e 7b apresentam as tabelas verdades do flip-flop do tipo D sem e com as portas set e reset respectivamente. Quando S = R = 0, o flip-flop tipo D funciona como se não existissem as portas set e reset. Clock D Q SEGUINTE Subida P á g i n a

14 Subida 1 1 Descida X Q Tabela 7a - Tabela verdade flip-flop tipo D sem as portas set e reset Entradas Saídas S R > D Q Q 0 1 X X X X X X 1 1 Tabela 7b - Tabela verdade flip-flop tipo D considerando as portas set e reset Este tipo de flip-flop forma a base dos registradores de deslocamento, (será visto mais adiante), que são os componentes principais dos dispositivos eletrônicos. Uma das vantagens deste tipo de flip-flop é que o sinal na entrada D é pego no momento em que o flip-flop é setado, e suas mudanças na entrada D são desconsideradas até o evento seguinte no clock. Uma exceção acontece quando o flip-flop o possui um sinal conectado na porta reset, em que esta porta faz com que a saída Q seja zero, mesmo quando a entrada D seja síncrona ou assíncrona com o clock Flip Flop do Tipo T Neste modelo de flip-flop, caso a entrada T estiver em um nível alto, o flip-flop vai alterar seu estado sempre que a porta do clock sofrer variação, e a frequência do clock será dividida por dois. Caso a entrada T do flip-flop estiver em um nível baixo, a saída mantém o estado anterior. A tabela 8 mostra a tabela verdade deste modelo de flip-flop e a figura 6 ilustra o símbolo deste modelo de flip-flop: Tabela Característica Tabela de Excitação T Q ATUAL Q SEGUINTE O que Acontece Q ATUAL Q SEGUINTE T O que Acontece MANTÉM NADA MANTÉM NADA TROCA COMPLEMENTO TROCA COMPLEMENTO Tabela 8 - Tabela verdade do flip-flop tipo T 12 P á g i n a

15 Figura 6 - Flip-flop do tipo T Flip Flop do Tipo JK Este modelo de flip-flop pode ser considerado como um flip-flop universal, já que pode ser configurado para funcionar com o um flip-flop do tipo T, do tipo SR ou como tipo D. Ele aumenta o estado comportamental do flip-flop tipo SR onde J=set e K=reset quando tanto J quanto K estiverem em nível alto, e deste modo, é uma condição para alterar seu estado. A condição em que J=0 e K=1 é a condição em que reseta o flip-flop. Quando J=K=0, o flip-flop mantém seu estado atual. Se quiser usar este flip-flop como um modelo D, basta configurar a entrada K como um complemento de J. E para configurar como um flip-flop do tipo T, basta fazer J=K. A figura 7 ilustra o modelo JK de flip-flop e a tabela 9 apresenta a tabela verdade deste modelo de flip-flop. Tabela Característica Tabela de Excitação J K Q SEGUINTE O que Acontece Q ATUAL Q SEGUINTE J K O que Acontece 0 0 Q MANTÉM X NADA RESET X SET SET 1 0 X 0 RESET 1 1 Q TROCA 1 1 X 1 NADA Tabela 9 - Tabela Verdade do flip-flop JK 13 P á g i n a

16 Figura 7 - Símbolo do flip-flop JK No caso J = 1e K = 1, para obter Q f = Q a é necessário que a entrada clock volte à situação 0 em um tempo adequado após a aplicação das entradas. Senão, a saída começa a oscilar, e provoca novamente uma indeterminação. Esse tempo deve levar em conta o tempo de atraso de propagação de cada porta lógica (o que será visto mais adiante), uma alternativa possível é colocar blocos de atraso em série com as linhas de realimentação no circuito para comutar a entrada clock da mesma forma, ou seja, para obter na saída Q f = Q. a O circuito do flip flop JK (Latch JK) é descrito de acordo com a figura 8: Figura 8 - Circuito Eletrônico do Flip Flop J-K Como comentado anteriormente, este modelo de flip flop pode admitir saídas Q = 0 ou Q = 1, com o estado das portas de entrada J = 1 ou K = 1. Analisando este circuito por uma outra forma, podemos colocar as portas Preset e Clear e notar que com a entrada clock igual a 0 e assim, com o bloqueio da passagem das entradas J e K, o circuito passa a ter saída Q = 1 através da aplicação à entrada Preset de nível 0. De forma análoga, podemos fazer Q = 0 mediante aplicação à entrada Clear de nível 0. E a figura 9 apresenta este modelo de flip flop J-K com as duas novas portas: 14 P á g i n a

17 Figura 9 Circuito Eletrônico do Flip Flop J-K com Portas Clear e Preset As entradas Preset e Clear não podem assumir valor 0, simultaneamente, pois acarretaria à saída uma situação não permitida. A entrada Clear é também denominada Reset. A figura 10 apresenta este modelo de flip flop com entradas Clear e Preset independentes. Figura 10 - Flip Flop J-K com Portas Clear e Preset Flip Flop J-K Mestre Escravo O flip-flop JK apresenta uma característica indesejável. Quando o clock for igual a 1, o circuito funciona como um circuito combinacional, pois há passagem das entradas J, K e também da realimentação. Para resolver este incômodo, foi criado o flip-flop JK Mestre-Escravo (JK Master-Slave), ilustrado na figura 11. Figura 11 - Flip Flop J-K Mestre Escravo 15 P á g i n a

18 Quando o estado do clock for igual a 1, existe a passagem das entradas J e K no circuito mestre, mas não das saídas Q 1 e Q, 1 que são as entradas S e R do circuito escravo, pois enquanto o clock do circuito mestre estiver no estado 1, no circuito escravo será 0, bloqueando suas entradas. Quando o estado do clock passar para 0, as saídas Q 1 e Q 1 ficam travadas no último estado assumido e entram em R e S que passam a estar desbloqueadas. Desta forma, muda o estado do circuito escravo e, consequentemente, das saídas Q e Q. Note que o problema da variação das entradas J e K foi resolvido, já que o circuito só vai reconhecer as entradas J e K no instante da passagem do clock para 0. A figura 12 ilustra o diagrama de estados para o flip flop J- K mestre escravo: CLK CLK J K Q 1 = S Q 1 = R Q t 0 t 1 t 2 t 3 t 4 Figura 12 - Diagrama de Estados para o Flip Flop J-K Mestre Escravo De acordo com a figura 12, Enquanto o clock permanece em 0, notamos que J e K podem variar do jeito que quiser pois o flip-flop vai manter a saída constante, pois Q 1 e Q 1 (as entradas S e R do escravo) estão e permanecem fixos (instantes de t 0 a t 1 e de t 2 a t 3 ). No momento em que o clock passa para 1 (instantes t 1 e t 3 ), os pontos Q 1 e Q 1 mudam de estado conforme as entradas J e K, porém a saída Q se mantém 16 P á g i n a

19 constante, pois a entrada de clock do circuito escravo (CLK) está em 0 (instantes de t 1 a t 2 e t 3 a t 4 ). O circuito mestre assume o estado que for imposto pelas entradas J e K no momento em que o clock mudar para 0 (instante t 2 ), e permanecendo nesse estado até que o clock volte a mudar (instante t 3 ). A saída assumida pelo circuito mestre vai impor ao circuito escravo o seu estado, e este só vai mudar na próxima vez em que o clock mudar de 1 para 0 (instante t 4 ). A figura 13 apresenta o flip flop J-K mestre escravo nos instantes que ele é sensível à descida e à subida do clock. Figura 13 - Flip Flop J-K Mestre - Escravo Quando Sensível à Descida e à Subida Flip-Flop JK Mestre-Escravo com Entradas Preset e Clear O controle de preset, quando assumir valor 0, faz com que a saída do circuito (Q) vai assumir valor 1. O mesmo ocorre com o controle de clear, fazendo com que a saída assuma valor 0. Ambos, por estar ligados simultaneamente aos dois circuitos, mestre e escravo, atuam independentemente da entrada clock. A tabela 10 identifica os possíveis casos para este tipo de flip flop: CLR PRS Q f 0 0 NÃO PERMITIDO NORMAL Tabela 10 - Casos Possíveis para o Flip Flop J-K Mestre - Escravo com Preset e Clear 17 P á g i n a

20 Flip Flop tipo T Este flip flop é obtido a partir de um J-K Mestre-Escravo com as duas entradas J e K curto-circuitadas. Assim, quando J possuir valor 1, K também possui valor 1, e quando J assumir valor 0, K também assume valor 0. A tabela 11 mostra a tabela verdade deste tipo de flip flop. J K T Q f Q a Tabela 11 - Tabela Verdade do Flip Flop tipo T NÃO EXISTE Como o flip-flop T, com a entrada T igual a 1, vai complementar a saída ( Q ), a em cada descida de clock, ele será utilizado como célula principal dos contadores assíncronos. A figura 14 ilustra o flip flop tipo T. Q a Figura 14 - Diagrama do Flip Flop tipo T 18 P á g i n a

21 Exemplo 3 Determine a saída para o flip flop tipo T de acordo com os sinais de entrada: CLK CLR PRS T Solução: CLK CLR PRS T Q t 0 t 1 t 2 t 3 t 4 t 5 t 6 Q Em t 0, Q f = 0, pois a porta CLR = 0. Quando t 1, na primeira descida do clock, Q f = 1, já que T = 1 e Q f = Q. a No instante t 2, que ocorre na segunda descida do 19 P á g i n a

22 clock, Q f = 1, pois T = 0 e Q f = Q a. No momento t 3, Q f = 0, já que CLR = 0, ou seja, igual ao instante t 0. Já em t 4, na terceira descida do clock, Q f = 0, com T = 0. No instante t 5, Q f = 1, pois PRS = 0. E, no fim, no instante t 6, na quarta descida do clock, Q f = 1, pois PRS = Flip Flop Tipo D É obtido a partir do flip flop J-K Mestre-Escravo com a entrada K invertida (através de um inversor) em relação a J. Dessa forma, não vão ocorrer os casos J = K = 0 e J = K = 1. A tabela 12 apresenta a tabela verdade para este modelo de flip flop. J K D Q f 0 0 NÃO EXISTE NÃO EXISTE Tabela 12 - Tabela Verdade para o Flip Flop tipo D Pela capacidade de passar para a saída ( Q f ) e armazenar o dado aplicado na entrada, esse modelo de flip-flop é empregado como célula de registradores de deslocamento e em outros sistemas de memória, e a figura 15 ilustra o diagrama do flip flop tipo D. Figura 15 - Diagrama do Flip Flop tipo D 20 P á g i n a

23 1.3. Registradores de Deslocamento Introdução O que acontece quando uma informação de mais de um bit necessita ser armazenada? Um flip-flop não pode ser utilizado pois somente armazena um bit. Neste caso, um sistema denominado Registrador de Deslocamento (Shift Register) é construído como um certo número de flip-flops J-K mestre-escravo ligados de tal forma que as saídas de cada bloco sejam aplicadas nas entradas J e K respectivas do flipflop seguinte, sendo o primeiro com suas entradas ligadas na forma de um flip-flop D. De um modo alternativo, este mesmo registrador pode ser construído somente utilizando flip-flops tipo D. As figuras 16 e 17 mostram os registradores de deslocamento com os flip-flops tipo J-K e tipo D respectivamente para uma informação de N + 1 bits. Figura 16 - Registrador de Deslocamento do Tipo J-K Figura 17 - Registrador de Deslocamento do Tipo D Deve ser destacado que no registrador de deslocamento, o bit é deslocado de um flip-flop para o seguinte a cada ciclo de relógio. Uma das formas de utilização do registrador de deslocamento é como conversor de entrada - saída. Este modelo de conversor pode ser realizado como série série, série paralela, paralela série e paralela paralela. Cada modelo de conversor será visto a seguir de forma mais 21 P á g i n a

24 detalhada. Os registradores de deslocamento, no caso dos contadores, são uma forma de lógica sequencial, que ao contrário da lógica combinacional, não é apenas afetada pelas entradas atuais, mas também pela história anterior. Em outras palavras, a lógica sequencial lembra eventos passados. Os registradores de deslocamento produzem um atraso discreto de um sinal ou forma de onda digital. Uma forma de onda que está sincronizada com um relógio, como por exemplo, uma onda quadrada repetitiva, é atrasada em "n" tempos de relógio discretos, onde "n" é o número de estágios do registrador de deslocamento. Assim, um registrador de deslocamento de quatro estágios atrasa os dados de entrada por quatro ciclos para os dados de saída Conversor Série Paralelo Antes de apresentar o conversor série paralelo é importante definir o que é a informação em série e informação em paralelo. Uma informação em série todos os bits são transmitidos de forma sequencial enquanto que uma informação em paralelo, todos os bits são transmitidos de forma simultânea. Realizando uma análise utilizando um critério de construção físico, para se transmitir uma informação em série é necessário apenas um fio para ser colocado em um bloco de informação. No caso da informação em paralelo, são necessárias a mesma quantidade de fios do que a quantidade de bits a serem transmitidos, além de um fio ligado ao terra. A figura 18 apresenta um exemplo de transmissão de quatro bits de forma série e de forma paralela: Figura 18 - Modos de Transmissão de uma Informação: Paralela e Série Então, o registrador de deslocamento pode ser usado para converter uma informação série em informação em paralelo, ou seja, funcionar como conversor Série- 22 P á g i n a

25 Paralelo. A configuração básica nessa situação, por exemplo, para uma informação de 4 bits, é vista na figura 19: Figura 19 - Conversor Série Paralelo Exemplo 4 Para facilitar um pouco mais o entendimento deste modelo de registrador, a informação que será transmitida são os bits em série I = (Q 3, Q 2, Q 1, Q 0 ). Esta informação estará ligada à entrada série do registrador e as saídas (Q 3, Q 2, Q 1, Q 0 ), após os pulsos de clock serão analisados. Como os flip-flops estão conectados como mestre-escravo, o deslocamento será feito somente na transição negativa do ciclo. A figura 20 apresenta um diagrama de como será transmitida a informação. Figura 20 - Diagrama de Transmissão da Informação A informação I = 1010, como mostrado na Figura 20 na entrada série e os pulsos de clock na respectiva entrada (CK). Inicialmente, todas as saídas Q 3, Q 2, Q 1 e Q 0 do registrador estejam em nível baixo 0.Quando o primeiro bit é inserido, (I 0 = 0) e quando o bit do clock desce, o terceiro flip-flop apresenta (D 3 = 0 Q 3 = 0). Após o pulso do clock, aparece o bit seguinte de informação, (I 1 = 1) e quando o pulso do clock desce para o nível baixo, temos a passagem de (I 0 = 0) 23 P á g i n a

26 para o flip-flop 2 (D 2 = 0 Q 2 = 0) e Q 3 assume o valor de I 1 onde (D 3 = 1 Q 3 = 1). Desta forma, após o terceiro ciclo e o quarto ciclo, o registrador apresenta as seguintes formas: Q 1 = 0 (D 1 = Q 2 = 0 Q 1 = 0) Q 2 = 1 (D 2 = Q 3 = 0 Q 2 = 1) Q 3 = 0 (D 3 = I 2 = 0 Q 3 = 0) Q 0 = 0 (D 0 = Q 1 = 0 Q 0 = 0) Q 1 = 1 (D 1 = Q 2 = 1 Q 1 = 1) Q 2 = 0 (D 2 = Q 3 = 0 Q 2 = 0) Q 3 = 1 (D 3 = I 2 = 0 Q 3 = 1) Note que, após o quarto pulso de clock, a informação I estará armazenada no registrador de deslocamento e aparecerá nas saídas Q 3, Q 2, Q 1 e Q 0 como uma informação paralela Conversor Paralelo Série Para poder ter uma informação paralela, é importante que o registrador apresente entradas Preset e Clear, pois são elas que permitem o registrador armazenar a informação paralela. Este modelo de registrador é indicado na figura 21: Figura 21 - Registrador como Conversor Série Paralelo E antes de poder estudar este modelo de registrador, será visto inicialmente o funcionamento da entrada Enable. Quando esta entrada enable estiver em nível baixo 24 P á g i n a

27 0, as entradas Preset (PR) dos flip-flops assumem, níveis altos 1, fazendo com que o registrador possa atuar normalmente. Quando a entrada enable for igual ao nível alto 1, as entradas Preset passam a assumir os valores complementares das entradas PR 3, PR 2, PR 1, PR 0,sendo assim, os flip-flops passam a ter os valores que estiverem respectivamente PR 3, PR 2, PR 1, PR 0. Analisando agora apenas uma célula deste modelo de registrador de acordo com a figura 22: Figura 22 - Detalhe de uma Célula do Registrador Para zerar (clear) o flip-flop (Q 3 = 0), inicialmente é aplicado nível baixo 0 à entrada clear. Com Enable = 0, a entrada PR do flip-flop assume nível alto 1 e este terá funcionamento como célula do registrador de deslocamento em questão, mantendo a saída no estado em que se encontra. Então, se zerar o registrador (aplicando 0 ao clear), e logo após inserindo a informação paralela (I 3, I 2, I 1, I 0 ) pelas entradas PR 3, PR 2, PR 1, PR 0, as saídas Q 3, Q 2, Q 1 e Q 0 assumirão os valores da informação. Essa maneira de entrarmos com a informação é chamada entrada paralela, sendo a entrada enable responsável pela habilitação. Então, para que o registrador de deslocamento funcione como Conversor Paralelo-Séríe, é preciso inicialmente zerá-lo e em seguida introduzir a informação, recolhendo na saída Q 0 a mesma informação de modo série. A saída Q 0 assume 25 P á g i n a

28 primeiramente o valor I 0 e a cada descida do pulso de clock vai assumir sequencialmente os valores I 1, I 2 e I Registrador Série Série Podemos utilizar o registrador de deslocamento com entrada série e o armazenamento da informação nele, recolhendo a informação também de modo série. Após a entrada da informação se inibir a entrada de clock a informação permanece no registrador até que haja uma nova entrada. Assim, o registrador funciona como uma memória Registrador Paralelo Paralelo A entrada paralela se faz através dos terminais Preset e Clear. Inibindo a entrada de clock, a informação contida no registrador pode ser acessada pelos terminais de saída Q 3, Q 2, Q 1 e Q 0. Exemplo 5 A partir dos sinais aplicados, esboce as formas de onda nas saídas para o Registrador de Deslocamento de 4 bits: 26 P á g i n a

29 Solução: Considere cada descida de clock e verifique a partir da entrada, o nível de saída registrado em cada bloco anterior. A Figura abaixo apresenta os sinais de saída resultantes, com o registrador inicialmente zerado pela forma de onda da entrada clear. Q 3 Q 2 Q 1 Q Transições do Clock 27 P á g i n a

30 2. Contadores 2.1. Introdução São circuitos digitais que variam os estados, sob o comando de um clock, a partir de uma sequência predeterminada sendo utilizados principalmente para contagens diversas, além de divisão e medição de frequência e tempo, geração de formas de onda e na conversão de sinais analógicos para digitais. O número de flipflops utilizados e a forma em que estão conectados irá determinar o módulo e a sequência específica de módulos que o contador vai percorrer. Eles são divididos em duas categorias: Síncronos e Assíncronos Contadores Assíncronos Seus flip-flops funcionam de maneira assíncrona não tendo entradas clock em comum. Nesse tipo de circuito, a entrada clock se faz apenas no primeiro flip-flop, sendo as outras derivadas das saídas dos blocos anteriores Contador de Pulsos A principal característica de um contador de pulsos é apresentar nas saídas o sistema binário em sequência. Seu circuito básico apresenta um grupo de quatro flipflops T ou JK Mestre-Escravo, os quais possuem a entrada T ou, J e K iguais a 1, originando na saída Q f = Q a, a cada descida de clock. A entrada dos pulsos se faz pela entrada clock do primeiro flip-flop, sendo as entradas clock dos flip-flops seguintes conectadas às saídas Q dos respectivos antecessores, de acordo a figura 23: 28 P á g i n a

31 Figura 23 - Contador de Pulsos O contador de pulsos funciona inicialmente com todos os flip-flops com saídas iguais a 0, através da aplicação de um nível baixo 0 à entrada clear. A cada transição negativa do clock, o primeiro flip-flop muda de estado, com esta troca aplicada à entrada do segundo flip-flop, fazendo com que este troque de estado a cada descida da saída Q 0, e assim sucessivamente. A tabela 13 apresenta a tabela verdade das transições deste tipo de contador: Transições do Clock Saídas Q 0 Q 1 Q 2 Q Tabela 13 -Tabela Verdade do Contador de Pulso 29 P á g i n a

32 A partir da tabela verdade na tabela 13 pode se observar que este contador possui o seguinte comportamento: O estado inicial é imposto a partir do CLR = 0. Na primeira transição negativa, Q 0 = 1. Quando ocorre a segunda transição negativa, Q 0 = 0 e Q 1 = 1, que muda o nível por causa da volta de Q 0 = 0. Na terceira transição, Q 0 = 1 por causa do estado anterior, onde Q 0 = 0. Na quarta transição, Q 0 = 0 e Q 1 = 0, além disso, Q 2 = 1, por causa do estado anterior Q 1 = 1.Na transição seguinte, Q 1, Q 2 mantém o mesmo estado e somente Q 0 muda o estado. Na sexta transiçãoq 0 = 0, Q 1 = Q 2 = 1.Na sétima transição Q 0 = Q 1 = Q 2 = 1. Na oitava transição, Q 3 = 1 enquanto que as outras saídas voltam para o estado igual a zero. As transições seguintes repetem o comportamento das transições quando Q 3 = 0. A figura 24 ilustra a sequência de transições considerando a saída Q 0 menos significativa e a saída Q 3 mais significativa. Figura 24 - Sequência de Transições do Contador de Pulso Observando a figura 24, pode se notar que as frequências da saída Q 0 é metade da saída do clock, e as saídas dos flip-flops seguintes possuem a frequência da metade da frequência do flip-flop anterior. Assim, este tipo de contador pode ser utilizado para servir como um divisor de frequência, em que a divisão é realizada por um número de 2 N, onde N é a quantidade de flip-flops do contador. 30 P á g i n a

33 Contador de Década É o circuito que efetua a contagem em números binários de (dez algarismos). Para construir este circuito, utilizamos o contador de pulsos, realizando a interligação das entradas clear dos flip-flops, além disso, deve-se jogar um nível 0 na entrada clear assim que surgir o caso 10 (1010). A figura 25 apresenta o contador de década e a tabela verdade é descrita na tabela 14: Figura 25 - Contador de Década Transições Saídas do Clock Q 0 Q 1 Q 2 Q 3 CLEAR Tabela 14 - Tabela Verdade do Contador de Década Verificando na tabela 14, que após a décima transição, quando as saídas apresentam a forma (1010) 2, a entrada clear volta para o nível baixo 0, fazendo com 31 P á g i n a

34 que o contador seja zerado assumindo o estado (0000) 2 e desta forma reiniciando a contagem. Uma forma alternativa é apresentada na figura 26, em que somente as saídas Q 1 e Q 3 são ligadas a uma porta NAND, e já que ambas as saídas serão 1 simultâneas somente nesta situação, zerando a porta clear. Por este contador só contar até dez, é utilizado como um divisor de frequência por dez. Figura 26 - Forma Alternativa do Contador de Década Contador Sequencial Utilizando o mesmo processo do contador de década, podemos fazer um contador contar de 0 até um número N qualquer. Basta verificar quais as saídas do contador para o caso seguinte a N, e colocá-las numa porta NAND e à saída desta ligar as entradas clear dos flip-flops. O contador de 0 até 5 10 descrito a seguir, indica que quando o estado for igual a 6, este deverá ser reiniciado. Quando este estado ocorrer, deve haver um nível baixo 0 nas entradas clear interligadas, levando o contador a 0. Devemos, para tanto, ter na entrada da porta NAND a ligação de Q 2 e Q 1, pois na sequência da contagem, estas vão assumir níveis altos 1 simultaneamente apenas no caso 110. A figura 27 mostra este contador de 0 até N: 32 P á g i n a

35 Figura 27 - Contador de 0 até N 2.3. Contadores Assíncronos Contadores Assíncronos Decrescentes O circuito que efetua a contagem decrescente é o mesmo circuito que efetua a contagem crescente, com a única diferença de extrairmos as saídas dos terminais Q 0, Q 1, Q 2 e Q 3, sendo o terminal Q 0 o bit menos significativo. A tabela 15 apresenta a tabela verdade deste tipo de contador decrescente, e o circuito é apresentado na figura 28: Decimal Binário Tabela 15 - Tabela Verdade do Contador Assíncrono 33 P á g i n a

36 Figura 28 - Contador Assíncrono Decrescente A tabela verdade indica que a contagem decrescente é o complemento da contagem crescente. O estado inicial 15 = (1111) pode ser obtido pela aplicação de ível baixo 0 na entrada IN, que vai zerar todos os flip-flops nas saídas Q, porém impor níveis altos 1 na saída Q 0. Um outro modo de montar um contador decrescente é injetar nas entradas clock as saídas complementares dos flip-flops. A figura 29 ilustra a configuração alternativa deste contador assíncrono: Figura 29 - Configuração Alternativa do Contador Assíncrono Neste circuito, os clocks dos flip-flops são, respectivamente, Q, 0 Q, 1 Q 2, logo, Q 0, Q 1, Q 2 irão trocar de estado nas subidas de Q 0, Q 1, Q 2, respectivamente (descidas de Q, 0 Q, 1 Q ), 2 originando a contagem decrescente. O estado inicial pode ser obtido pela passagem da entrada PRESET para o nível baixo 0, estabelecendo nível alto 1 à saída de todos os flip-flops. As formas de onda deste contador é mostrada na figura P á g i n a

37 Figura 30 - Formas de Onda do Contador Assíncrono Contador Assíncrono Crescente e Decrescente Pode se construir um contador que execute a contagem crescente e de crescente e para isso, utilizamos uma variável de controle que, quando assume nível alto 1, faz o circuito executar contagem crescente e quando assume nível baixo 0, faz a contagem decrescente. quando o controle X estiver em nível alto 1, as saídas Q, 0 Q, 1 Q 2 estarão bloqueadas, fazendo com que entrem as saídas Q 0, Q 1, Q 2 nas entradas clock dos flip-flops respectivamente. Isso faz com que o contador conte crescentemente. Quando o controle X estiver em nível baixo 0, a situação se inverte; e por conseguinte, o contador conta decrescentemente. Note que Q 0 será a saída do bit menos significativo (LSB). A figura 31 apresenta este modelo de contador assíncrono. Figura 31 - Contador Assíncrono Crescente e Decrescente 35 P á g i n a

38 Exemplo 1 Construa um divisor de frequência por 5 utilizando um flip-flop J-K Mestre- Escravo. Solução: Para efetuar a divisão de frequência por 5, é preciso construir um contador de 0 a 4 10 (com cinco estados de saída). Sendo o estado 5 convertido em binário igual a 101, esse contador necessita de três flip-flops, bastando, para a volta a 0, aplicar os dois dígitos iguais a 1 a uma porta NAND ligada às entradas clear, pois estes terão o nível alto 1 simultaneamente pela primeira vez na sequência de 3 bits. Este divisor é apresentado na figura abaixo: A forma de onda da entrada (E) é aplicada à entrada clock do primeiro flip flop, sendo obtida pelo terminal Q 2 do último flip-flop. A forma de onda de Q 2 é ilustrada na figura a seguir: 36 P á g i n a

39 Exemplo 2 Desenhe um contador decrescente que vai de 7 10 a 0. Solução: Este circuito pode ser obtido por três flip-flops (111 a 000), sendo as entradas clock do 2º e 3º blocos acionadas pelas saídas Q das anteriores bastando interligar as entradas PRESET dos flip-flops cujo circuito é apresentado a seguir: 2.4. Contadores Síncronos Possuem entradas clock curto-circuitadas, ou seja, o clock entra em todos os flip flops simultaneamente, fazendo todos atuarem de forma sincronizada, e, para que haja as mudanças de estado, devemos verificar o comportamento das entradas J e K dos vários flip-flops, para que tenhamos nas saídas as sequências desejadas. Relembrando a tabela verdade do flip flop JK, de acordo com a tabela 16: J K Q SEGUINTE 0 0 Q Q Tabela 16 - Tabela Verdade do Flip - Flop JK 37 P á g i n a

40 A partir da tabela 16, monta se uma nova tabela que relaciona os estados de entrada e saída com o flip flop JK e é apresentada na tabela 17: Q ANT Q SEG J K X X 1 0 X X 0 Tabela 17 - Tabela que Relaciona Estado de Entrada e Saída com o Flip Flop JK Realizando uma análise mais detalhada da tabela 17, pode se notar que: Se o flip-flop estiver em 0 (Q ANT = 0) e quisermos que o estado seguinte seja 0 (Q SEG = 0), mantém - se o estado do flip-flop (J = 0, K = 0 Q SEG = Q ANT ) ou fixar 0 (J = 0, K = 1 Q SEG = 0); assim, para qualquer nível de K (K = X), desde que J = 0 teremos a passagem de Q ANT = 0 para Q SEG = 0. Se o flip-flop estiver em 0 (Q ANT = 0) e quisermos que o estado posterior seja 1 (Q SEG = 1), podemos inverter o estado (J = 1, K = 1 Q SEG = Q ANT ) ou fixar 1 (J = 1, K = 0 Q SEG = 1); assim, se K estiver em qualquer nível (K = X), desde que J = 1, tem a passagem de Q ANT = 0 para Q SEG = 1. Se o flip-flop estiver em 1 (Q ANT = 1) e quisermos que o próximo estado seja 0 (Q SEG = 0), podemos inverter o estado (J = 1, K = 1 Q SEG = Q ANT ) ou fixar 0 (J = 0, K = 1 Q SEG = 0); e, se J estiver em qualquer nível (J = X) e com K = 1, é feita a passagem de Q ANT = 1 para Q SEG = 0. Se o flip-flop estiver em 1 (Q ANT = 1) e quisermos que ele se mantenha em 1 (Q SEG = 1), podemos manter o estado (J = 0, K = 0 Q SEG = Q ANT ), ou fixar 1 (J = 1, K = 0 Q SEG = 1); logo, se J estiver em qualquer nível (J = X) e com K = 0, temos a passagem de Q ANT = 1 para Q SEG = 1. Após a realização deste estudo e observando as mudanças de estado, monta se um circuito combinacional que possibilita realizar as mudanças de estado necessárias e este esquema é apresentado na figura 32: 38 P á g i n a

41 Figura 32 - Circuito Esquemático de um Contador Síncrono Gerador de Código Binário de 4 Bits É realizado com quatro flip-flops JK Mestre-Escravo, ou seja, um flip-flop para cada bit do código. A sequência de contagem é demonstrada na tabela 18: CLK Q 3 Q 2 Q 1 Q Tabela 18 - Tabela Verdade do Gerador de 4 bits Na presença do primeiro pulso de clock, tem - se: 39 P á g i n a

42 A saída Q 3 que estava em 0, deve continuar em 0; logo, antes do primeiro pulso de clock, devemos ter as seguintes entradas nesse flip-flop: J 3 = 0 e K 3 = X (J = O e K = X Q ANT = 0 Q SEG = 0). A saída Q 2 é análoga a Q 3 ; logo, J 2 = 0 e K 2 = X. A saída Q 1 : idem; assim, J 1 = 0 e K 1 = X. E a saída Q 0 que estava em 0, após o primeiro pulso de clock deve mudar para 1; e, devemos ter as seguintes entradas no flip-flop: J 0 = 1 e K 0 = X (J = 1, K = X Q ANT = 0 Q SEG = 1). No segundo pulso do clock, as saídas Q 0 e Q 1 mudam de estado então a análise realizada é a seguinte: A saída Q 3, que estava em 0 e deve permanecer em 0, fica igual ao primeiro ciclo do clock. A saída Q 2 que possui caso análogo a Q3 mantém também a mesma condição. A saída Q 1 que estava em 0 e deve passar para 1, e então, antes do segundo pulso de clock, a situação de entrada no flip-flop deve ser observada: J 1 = 1 e K 1 = X. A saída Q 0 que estava em 1 e deve passar para 0, assim, antes do segundo pulso de clock, a situação de entrada é igual a J 0 = X e K 0 = 1. Para o terceiro pulso do clock, a saída Q 0 muda o estado, mas a saída Q 1 se mantém de forma que a análise é realizada desta forma: A saída Q 3 que se mantém em 0, as portas J 3 = 0 e K 3 = X. E a saída Q 2 que também se mantém em 0, as portas J 2 = 0 e K 2 = X. A saída Q 1 se mantém em 1, logo, J 1 = X e K 1 = 0. Já a saída Q 0 que vai de 0 para 1 as portas ficam J 0 = 1 e K 0 = X. Prolongando a análise para todos os outros ciclos do clock tem se a tabela XX como a tabela verdade: CLK Q 3 Q 2 Q 1 Q 0 J 3 K 3 J 2 K 2 J 1 K 1 J 0 K X 0 X 0 X 1 X X 0 X 1 X X X 0 X X 0 1 X X 1 X X 1 X X X 0 0 X 1 X X X 0 1 X X X X 0 X 0 1 X X X 1 X 1 X X 0 0 X 0 X 1 X X 0 0 X 1 X X 1 40 P á g i n a

43 X 0 0 X X 0 1 X X 0 1 X X 1 X X 0 X 0 0 X 1 X X 0 X 0 1 X X X 0 X 0 X 0 1 X X 1 X 1 X 1 X 1 Tabela 19 - Tabela Verdade do Gerador de 4 Bits E os mapas de Karnaugh para as expressões simplificadas das portas do gerador síncrono criado a partir da tabela verdade são as seguintes da figura: 41 P á g i n a

44 Figura 33 - Mapas de Karnaugh do Gerador Síncrono de 4 Bits J 3 = Q 2 Q 1 Q 0 K 3 = Q 2 Q 1 Q 0 J 2 = Q 1 Q 0 K 2 = Q 1 Q 0 J 1 = Q 0 K 1 = Q 0 J 0 = 1 K 0 = 1 42 P á g i n a

45 Assim, o circuito esquemático deste gerador síncrono é ilustrado na figura 34: Figura 34 - Circuito Esquemático do Gerador Síncrono Contador Década Síncrono Segue o mesmo princípio do contador gerador síncrono, e com isso, podemos usar as mesmas características, logo, a tabela 20 apresenta a tabela verdade deste modelo de contador: Q 3 Q 2 Q 1 Q 0 J 3 K 3 J 2 K 2 J 1 K 1 J 0 K X 0 X 0 X 1 X X 0 X 1 X X X 0 X X 0 1 X X 1 X X 1 X X X 0 0 X 1 X X X 0 1 X X X X 0 X 0 1 X X X 1 X 1 X X 0 0 X 0 X 1 X X 1 0 X 0 X X 1 Tabela 20 - Tabela Verdade do Contador de Década E simplificando as entradas através dos mapas de Karnaugh pela figura 35: 43 P á g i n a

46 44 P á g i n a

47 Figura 35 - Mapas de Karnaugh do Contador de Década J 3 = Q 2 Q 1 Q 0 K 3 = Q 0 J 2 = Q 1 Q 0 K 2 = Q 1 Q 0 J 1 = Q 0 Q 3 K 1 = Q 0 J 0 = 1 K 0 = 1 E de acordo com as expressões encontradas, o circuito esquemático é o correspondente da figura 36: Figura 36 - Circuito Esquemático do Contador de Década 45 P á g i n a

48 Contador de uma Sequência Qualquer Este tipo de contador é um contador de modo generalista dos modelos vistos anteriormente, já que basta estabelecer a sequência e seguir o método já conhecido, ou seja, o da determinação das entradas J e K. A diferença entre os modelos anteriores é que os estados que não fizerem parte da sequência devem ser considerados condições irrelevantes, ou ser encadeados objetivando atingir o estado inicial. Exemplo 3 Tomando como exemplo um contador que pode gerar a sequência , deve se montar inicialmente o diagrama de estados o qual funciona este contador e é ilustrado na figura 37: Figura 37 - Sequência de Contagem do Contador Tem se estados os quais não fazem parte da sequência. Devemos colocar estes estados na frente da sequência, de forma que o último estado que não faz parte da sequência mas está no contador, seja o estado imediatamente anterior do primeiro estado da sequência. Assim, a sequência deste contador é a sequência apresentada na figura 38: Figura 38 - Sequência Completa do Contador De acordo com a figura 38, esse contador vai entrar no loop da sequência após o décimo pulso de clock, e assim, montando a tabela verdade deste contador de acordo com a tabela 21: 46 P á g i n a

49 Estados Q 3 Q 2 Q 1 Q 0 J 3 K 3 J 2 K 2 J 1 K 1 J 0 K X 0 X 0 X 1 X X 0 X 1 X X X 0 X X 0 1 X X 0 X X 0 X O estado 3 antecede o estado X X 0 0 X 1 X X X 0 1 X X X X 0 X 0 1 X X X 1 X 1 X X 0 0 X 0 X 1 X X 0 0 X 1 X X O estado 9 antecede o estado X 0 1 X X 1 1 X O estado 10 antecede o estado X 0 1 X X 1 X X 0 X 0 1 X 0 X O estado 12 antecede o estado X 1 X 1 0 X X O estado 13 antecede o estado X 0 X 0 X 0 1 X X 1 X 1 X 1 X O estado 15 antecede o estado 0 Tabela 21 - Tabela Verdade do Contador Síncrono E a figura 39 apresenta os mapas de Karnaugh correspondentes às expressões das portas J e K: 47 P á g i n a

50 48 P á g i n a

51 Figura 39 - Mapas de Karnaugh Correspondentes ao Contador J 3 = Q 1 Q 0 K 3 = Q 2 Q 0 J 2 = Q 3 Q 1 K 2 = Q 3 Q 0 + Q 1 Q 0 J 1 = Q 0 Q 3 + Q 0 Q 2 + Q 3 Q 2 Q 0 = Q 0 (Q 3 Q 2 ) K 1 = Q 2 Q 0 + Q 3 Q 2 J 0 = Q 3 + Q 2 + Q 1 K 0 = Q 3 + Q 2 + Q 1 E o circuito equivalente é apresentado na figura 40: Figura 40 - Circuito Equivalente do Contador 49 P á g i n a

52 Contador em Anel Este contador, desloca o bit 1 através das saídas do mesmo, gera a sequência que é apresentada na tabela 22: Q 3 Q 2 Q 1 Q Tabela 22 Tabela Verdade do Contador em Anel A tabela 23 mostra a tabela verdade das portas de entrada deste modelo de contador associada às saídas: Q 3 Q 2 Q 1 Q 0 J 3 K 3 J 2 K 2 J 1 K 1 J 0 K X 0 X 1 X X X 1 X X 1 0 X X X 1 0 X 0 X X 1 0 X 0 X 1 X Tabela 23 - Tabela Verdade Associando as Entradas e as Saídas Se obtivermos o estado inicial através das entradas PRESET e CLEAR, faremos o contador permanecer sempre no loop, os outros estados tornam-se irrelevantes. Assim, podem ser realizados os mapas de Karnaugh ilustrados na figura 41: 50 P á g i n a

53 Figura 41 - Mapas de Karnaugh do Contador em Anel J 3 = Q 2 K 3 = Q 2 J 2 = Q 1 K 2 = Q 1 J 1 = Q 0 K 1 = Q 0 J 0 = Q 3 K 0 = Q 3 51 P á g i n a

54 De modo que o circuito esquemático equivalente deste contador é representado a seguir na figura 42: Figura 42 - Contador em Anel Contador Johnson Este tipo de contador é apresentado na figura 43. Figura 43 - Contador Johnson Caso este modelo de contador, no primeiro ciclo do clock, possua suas saídas iguais a 0, as entradas J 0 = 1 e K 0 = 0, e após o primeiro ciclo do clock, as saídas estarão escritas como Q 0 = 1, Q 1 = Q 2 = Q 3 = Q 4 = 0. E de acordo com a realimentação aplicada J 0 = Q 4 e K 0 = Q 4, a tabela 24 apresenta a tabela verdade da sequência deste contador a partir dos ciclos do clock: 52 P á g i n a