ELETRÔNICA DIGITAL. Parte 12 Latches e Flip-Flops. Professor Dr. Michael Klug. 1 Prof. Michael

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1 ELETRÔNICA DIGITAL Parte 2 Latches e Flip-Flops Professor Dr. Michael Klug

2 Circuitos Sequenciais Circuitos Combinacionais: As saídas em qualquer instante de tempo dependem apenas dos valores das entradas nesse instante de tempo. Circuitos Seqüenciais: As saídas em um dado instante de tempo dependem não só dos valores das entradas nesse instante de tempo, mas também dos valores em instantes anteriores: ou seja, estes circuitos possuem memória. 2

3 Latchese Flip-Flops Multivibradores: monoestável, biestável e astável Monoestável apenas um estado estável produz um único pulso de largura controlada quando ativado ou disparado (temporizador) Biestável (Latches e Flip-Flops): dois estados estáveis, chamados de SET e RESET úteis como dispositivos de armazenamento Astável: não possui estado estável oscilador Relembrando: FUNÇÃO NAND(NÃO E): SÍMBOLO Expressão L = A.B Se uma das entradas for a saída será 3

4 Latch RS O circuito abaixo é conhecido como Latch RS (Trava), cujo funcionamento será estudado a seguir. Sn Rn Para análise, considerar: O circuito não poderá se tornar instável(oscilar indefinidamente); As saídas deverão sempre ter lógica invertida. 4

5 Latch RS Como temos a realimentação das saídas e nas portas de entrada a resposta não depende simplesmente do sinal de entrada, mas também do nível lógico da saída; Assim, será feito uma análise considerando a variação do nível lógico na entrada, como sempre é feito, mas adicionalmente iremos supor as diferentes possibilidades na saída, obtendo assim uma tabela verdade expandida; Na saída utilizaremos a denominação de i (inicial) para o valor lógico inicial de, e f (final) para o valor lógico final de. 5

6 Latch RS A seguir temos a tabela verdade expandida com o circuito ao lado. Sn Rn i f Sn Rn i f Na sequência faremos a análise de cada linha da tabela verdade. 6

7 Latch RS Linha, Sn=, Rn= e i= ; Sn i f Rn 7

8 Latch RS Linha 2, Sn=, Rn= e i= ; Sn i f Rn 8

9 Latch RS Linha 3, Sn=, Rn= e i= ; Sn i f Rn 9

10 Latch RS Linha 4, Sn=, Rn= e i= ; Sn i f Rn

11 Latch RS Linha 5, Sn=, Rn= e i= ; Sn i f -> Rn

12 Latch RS Linha 6, Sn=, Rn= e i= ; Sn i f Rn 2

13 Latch RS Linha 7, Sn=, Rn= e i= ; Sn i f Rn X 3

14 Latch RS Linha 8, Sn=, Rn= e i= ; Sn i f Rn X 4

15 Latch RS Tabela Expandida: Sn Rn i f X X NÃO MUDA EVITAR Tabela Simplificada: Sn Rn Não muda X -Evitar Conclusão: não é necessário considerar a tabela expandida do circuito 5

16 Uma Aplicação Eliminador de trepidação de Contato: Impossível obter na prática uma transição limpa de tensão a partir de uma chave mecânica: fenômeno de trepidação/repique do contato (bounce); Inaceitáveis em diversos sistemas digitais; Uma alternativa: latch RS para eliminação do repique (circuito debounce) 6

17 Exercício Se as seguintes formas de onda S e R são aplicadas ao Latch RS, determine a forma de onda observada na saída. Considere que está inicialmente em nível BAIXO: 7

18 Latch RS com ENABLE Acrescentaremos uma entrada de Habilitação, conhecida como ENABLE. Podemos observar no circuito abaixo que foram incluídas mais duas portas NAND, invertendo os níveis lógicos necessários paraosetereset: S ENABLE R Sn Rn 8

19 Latch RS com ENABLE uando a entrada ENABLE tiver nível lógico fará com que as duas portas NAND da entrada tenham a saída com nível lógico, implicando em que as saídas e não mudam de estado; S Sn Não Muda ENABLE R Rn Assim, para mantermos habilitado o circuito a entrada ENABLE deverá estar com nível lógico. 9

20 Latch RS com ENABLE Considerando que na entrada ENABLE será aplicado o nível lógico poderemos estudar o comportamento do circuito com as variações nas outras entradas conforme a tabela verdade ao lado. S ENABLE R Sn Rn S R 2

21 Latch RS com ENABLE Linha : S =, R =. S Sn Não Muda ENABLE R Rn 2

22 Latch RS com ENABLE Linha 2: S =, R =. S Sn ENABLE R Rn 22

23 Latch RS com ENABLE Linha 3: S =, R =. S Sn ENABLE R Rn 23

24 Latch RS com ENABLE Linha 4: S =, R =. S ENABLE R Sn Rn Evitar 24

25 Latch RS com ENABLE Com isso podemos completar a tabela verdade abaixo. S ENABLE Sn S R Não Muda R Rn X -Evitar OBS: se o circuito estiver habilitado (E=) 25

26 Latch D Garante-se que as entradas sempre são complementares (evitar estado de oscilação na saída) S R Não Muda X -Evitar Elimina-se Elimina-se OBS: se o circuito estiver habilitado 26

27 Flip-Flops Dispositivos biestáveis síncronos: multivibradores biestáveis Síncrono: saída muda de estado apenas no momento especificado pela entrada de disparo denominada de CLOCK(CLK) ->Ouseja,asmudançasnasaídaocorrememsincronismocomoclock Disparo por borda (edge triggered): positiva (subida) ou negativa (descida) do pulso do clock: assim, o dispositivo somente é sensível as entradas na transição do sinal de clock: Flip-Flops D e JK 27

28 Circuito Detector de Transição Cada porta tem um certo valor de atraso(circuito não ideal) No circuito com portas inversoras abaixo podemos observar o atraso propagado entre as portas observando as bordas do sinal de entrada (TP)eostapsTP2,TP3eTP4. 28

29 Circuito Detector de Transição Para o circuito abaixo se considerarmos este atraso teremos: Na saída teremos um pulso por um curto intervalo de tempo toda vez que L passar do nível lógico para o nível lógico. 29

30 Circuito Detector de Transição Podemos ter tanto a transição na subida ou descida do pulso 3

31 Flip-Flop D 3

32 Flip-Flop D Clock D X Não Muda X Não Muda = Transição Negativa = Transição Positiva Oflip-flopD( data"oudado,poisarmazenaobit de entrada) possui uma entrada, que é ligada diretamenteàsaídaquandooclockémudado= CÓPIA/ARMAZENAMENTO

33 Exercício Dadas as formas de onda na figura abaixo para a entrada D e o clock, determine a forma de onda na saída se o flip-flop começar resetado. 33

34 Flip-Flop JK Na figura abaixo temos o FLIP-FLOP JK 34

35 Flip-Flop JK Abaixo temos o esquema do FLIP-FLOP JK com a tabela verdade

36 Exemplo As formas de onda mostradas na figura abaixo são aplicadas nas entradas J, K e clock. Determine a saída, considerando que o flip-flop esteja inicialmente resetado. 36

37 Flip-Flop JK Se aplicarmos um sinal de CLOCK na entrada, e colocarmos as entradas J e K em nível lógico, teremos as curvas abaixo: A cada descida do pulso do CLOCK de entrada a saída muda de nível lógico 37

38 Flip-Flop JK Se ligarmos 4 FLIP-FLOP JK conforme o esquema abaixo teremos um contador: A cada descida do CLOCK incrementa o contador 38

39 Flip-Flop JK FLIP-FLOP JK 7476 ( Dual JK) Tabela Verdade Símbolo Pinagem PRE = SET CLR = RESET CLK = CP 39

40 Flip-Flop JK Na figura abaixo temos o FLIP-FLOP JK 7476 como contador 4

41 Flip-Flop JK Exercício: Considere o circuito abaixo, onde =2= e =3=, complete as curvas de cada saída abaixo: 4