FSM em VHDL e Verificação Funcional. CMP de junho de 2006
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- Mario Aranha Aveiro
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1 FSM em VHDL e Verificação Funcional CMP de junho de 2006
2 Máquina de Estados: exemplo Reset= S0 S S3 X= S2
3 Descrição em VHDL library IEEE; use IEEE.STD_LOGIC_64.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity fsm_dut is Port ( a : in STD_LOGIC; clk : in STD_LOGIC; reset : in STD_LOGIC; x : out STD_LOGIC); end fsm_dut;
4 architecture Behavioral of fsm_dut is -- define the states of FSM model type state_type is (S0, S, S2, S3); signal next_state, current_state: state_type; begin state_reg: process(clk, reset) begin if (reset='') then current_state <= S0; elsif (clk'event and clk='') then current_state <= next_state;
5 comb_logic: process(current_state, a) begin case current_state is when S0 => when S => when S2 => when S3 => when others => end case; end process; end; x <= '0'; if a='0' then next_state <= S0; elsif a ='' then next_state <= S; x <= '0'; if a='0' then next_state <= S; elsif a='' then next_state <= S2; x <= '0'; if a='0' then next_state <= S2; elsif a='' then next_state <= S3; x <= ''; if a='0' then next_state <= S3; elsif a='' then next_state <= S0; x <= '0'; next_state <= S0; Reset= S0 S3 X= S S2
6 Codificação FSM
7 Tradução VHDL no ISE: Codificação binária
8 Tradução VHDL no ISE: Codificação one-hot
9 Tradução VHDL no ISE: Codificação one-hot S0 000 S 000 S2 000 S FFd4 0 FFd3 FFd3 FFd FFd2 FFd2 0 FFd FFd
10 Tradução VHDL no ISE: Codificação one-hot S0 000 S 000 S2 000 S3 000 FFd FFd FFd4 FFd FFd3 FFd2 FFd3 FFd2
11 Mapeamento na Xilinx Codificação one-hot
12 Testbench LIBRARY ieee; USE ieee.std_logic_64.all; USE ieee.std_logic_unsigned.all; USE ieee.numeric_std.all; ENTITY fsm_testbench_vhd IS END fsm_testbench_vhd; ARCHITECTURE behavior OF fsm_testbench_vhd IS -- Component Declaration for the Unit Under Test (UUT) COMPONENT fsm_dut PORT( a : IN std_logic; clk : IN std_logic; reset : IN std_logic; x : OUT std_logic ); END COMPONENT; --Inputs SIGNAL T_a : std_logic := '0'; SIGNAL T_clk : std_logic := '0'; SIGNAL T_reset : std_logic := '0'; --Outputs SIGNAL T_x : std_logic; BEGIN -- Instantiate the Unit Under Test (UUT) uut: fsm_dut PORT MAP( a => T_a, clk => T_clk, reset => T_reset, x => T_x ); process begin T_reset <= ''; wait for 300 ns; T_reset <= '0'; end process; process begin T_clk <= not T_clk; wait for 00 ns; end process; process begin T_a <= not T_a; wait for 500 ns; end process; end;
13 Verificação Funcional LIBRARY ieee; USE ieee.std_logic_64.all; USE ieee.std_logic_unsigned.all; USE ieee.numeric_std.all; ENTITY fsm_testbench_vhd IS END fsm_testbench_vhd; ARCHITECTURE behavior OF fsm_testbench_vhd IS -- Component Declaration for the Unit Under Test (UUT) COMPONENT fsm_dut PORT( a : IN std_logic; clk : IN std_logic; reset : IN std_logic; x : OUT std_logic ); END COMPONENT; --Inputs SIGNAL T_a : std_logic := '0'; SIGNAL T_clk : std_logic := '0'; SIGNAL T_reset : std_logic := '0'; --Outputs SIGNAL T_x : std_logic;
14 BEGIN -- Instantiate the Unit Under Test (UUT) uut: fsm_dut PORT MAP( a => T_a, clk => T_clk, reset => T_reset, x => T_x ); process begin T_clk <= ''; wait for 5 ns; T_clk <= '0'; wait for 5 ns; end process; -- clock cycle 0 ns ciclo ciclo2 ciclo 3 ciclo 4 5ns 0ns 5ns 20ns 25ns 30ns 35ns 40ns t
15 process variable err_cnt: integer :=0; begin -- case T_reset <= ''; wait for 20 ns; assert (T_x='0') report "Failed Case " severity error; if (T_x/='0') then err_cnt:=err_cnt+; -- case 2 T_reset <= '0'; T_a <= '0'; wait for 20 ns; assert (T_x='0') report "Failed Case 2" severity error; if (T_x/='0') then err_cnt:=err_cnt+; -- case 4 wait for 70 ns; T_reset <= ''; wait for 0 ns; assert (T_x='0') report "Failed Case 4" severity error; if (T_x/='0') then err_cnt:=err_cnt+; -- summary of all the tests if (err_cnt=0) then assert false report "Testbench of FSM completely successfully!" severity note; else assert true report "Something wrong, Check again pls!" -- case 3 wait for 30 ns; T_a <= ''; wait for 35 ns; assert (T_x='') report "Failed Case 3" severity error; if (T_x/='') then err_cnt:=err_cnt+; severity error; wait; end process; Case: erro de RESET Case2: erro no S0 Case3: erro no S3 (funcionamento da FSM) Case4: testa o RESET no meio da FSM
16 case case2 case3 case4 case3
17 Outras possibilidades Monitorar os estados para avisar quando forem atingidos ou se um estado nunca for alcaçado. Monitorar para qual condição de entrada e estado anterior tal estado foi atingido. Usar: wait for state= S0 ; wait for T_x= ; report "N@TB: Testbench at: x="& str(t_x)& " a="& str(t_a) report "N@TB: Testbench stopped at: x="& str(t_x)& " a="& str(t_a)
18 Exercício Reset= S0 S Detector de sequencia: X= S2 Descrever em VHDL 2 Descrever o Testbench que verifica automaticamente o funcionamento da FSM e detecta se o tipo de erro (reset inicial, reset no meio da maquina, sequencia dos estados)
Descreva em VHDL, simule no simulador logico e sintetize usando uma ferramenta de CAD para FPGA :
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