Introdução. VHDL: VHSIC Hardware Description Language. Origem: VHSIC: Very High Speed Integrated Circuits. Departamento de Defesa EUA

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1 Introdução VHDL: VHSIC Hardware Description Language VHSIC: Very High Speed Integrated Circuits Origem: Departamento de Defesa EUA desenvolvida entre anos 70 e 80 descrever e modelar circuitos complexos de forma voltada inicialmente para simulação de circuitos

2 Introdução Outras linguagens: VERILOG, SystemC, SpecC, HandelC, Esterel, SDL... (existem Verilog é muito popular nos EUA, baseada na sintaxe do C VHDL é (curiosamente) mais popular na Europa, baseada em Os ambientes de projeto mais conhecidos suportam ambas

3 Introdução... Padronização: IEEE 1076 standard em 1987 IEEE 1164 standard acrescentado em 1993 IEEE standard para síntese adotado em 1996 VHDL para síntese é um subconjunto da linguagem adotado por empresas que desenvolvem ambientes de projeto

4 Vantagens de usar VHDL Projetos independentes da tecnologia Facilidade de atualização dos projetos Exploração de alternativas arquiteturas em um nível mais alto de Reduz tempo de projeto Simplifica a documentação

5 Desvantagens... Hardware obtido é menos otimizado Controlabilidade/Observabilidade de projeto reduzidas Limitações na qualidade da síntese arquiteturas tipo PO-PC problemas de baixo consumo, pipeline coprojeto de HW-SW ainda incipiente circuitos mistos (digital - analógico)

6 Área de Aplicação Coprojeto de Sistemas Integrados Projeto de Hardware Modelamento de sistemas Especific ação Particionamento Hw/Sw Desc. Hardware ASI C Siste ma Desc. Software Compilaç ão Síntes e PL D Códi go Com p.

7 Níveis de Abstração de Projeto Um sistema pode ser descrito em vários níveis de abstração Comporta mento Microarqui tetura Lógi co Circu ito Níveis de abstração da descrição de sistemas integrados

8 Nível Comportamental Representa a funcionalidade, sem detalhes de arquitetura ou timing. Comporta mento Microarqui tetura Lógi co Circu ito

9 Nível Microarquitetura ULA, Registradores, macroblocos, memória Comporta mento Microarqui tetura Lógi co Circu ito

10 Nível Lógico Portas lógicas e flipflops Comporta mento Microarqui tetura Lógi co Circu ito

11 Nível de Circuitos Representação de transistores e conexões Comporta mento Microarqui tetura Lógi co Circu ito

12 Domínios de Representação O hardware pode ser representado em três domínios (Gajski ) estrutural: descreve como é o hw, em termos de redes de componentes comportamental: descreve o que o sistema deve fazer, de forma abstrata, não ligada a algum tipo de implementação físico: descreve onde os componentes estão localizados uma vez que todos eles são determinados a partir de uma biblioteca

13 Domínios x Níveis Sistema: comportamento: algoritmos, fluxogramas estrutura: processadores, memórias, controladores físico: placas, MCMs, Circuitos integrados Microarquitetura: comportamento: tranferência entre registros estrutura:ulas, registradores, macroblocos... físico: planta baixa com a localização dos módulos

14 Domínios x Níveis Lógico: comportamento: equações booleanas, diagramas de estrutura: redes de portas lógicas e flip-flops físico: disposição de módulos e células, roteamento Circuito: comportamento: equações, funções de transferência estrutura: transistores, conexões físico: leioute das máscaras, contatos, fios

15 Síntese A síntese caracteriza-se por uma transformação automática de uma descrição de um nível abstrato em uma descrição em um nível mais ex: if then else -> multiplexador a = x xor y -> nand(nand(a,not(b)), nand(not(a), b)) Conforme o nível de abstração, a síntese pode ser de alto nível lógica física

16 Síntese e VHDL VHDL é utilizado tipicamente em conjunto com ferramentas de Além da síntese, o projeto a partir de VHDL inclui tipicamente: captura de esquemático simulação extração de parâmetros (para análise e simulação) teste do sistema

17 VHDL x Linguagens Programação Apesar de existirem linguagens concorrentes, aspectos como estrutura física, temporização dos sinais e paralelismo real dos componentes são específicos do hardware e não são adequadamente modelados por linguagens de programação Código VHDL não gera binário, mas é processado por um simulador Compilação do VHDL produz descrição de hardware

18 Concorrência VHDL provê mecanismos para modelar a concorrência e sincronização que ocorrem a nível físico no hardware P 1 P 2 P 2

19 Estrutura Descrições hierárquicas dos sistemas Soma dor

20 Sequenciamento VHDL provê trechos de código sequencial, como linguagens de programação convencionais: begin if clock = '1' then count_value := (count_value + 1) mod 4; q0 <= bit'val(count_value mod 2) after prop_delay; q1 <= bit'val(count_value / 2) after prop_delay; end if; end process count_up;

21 Temporização VHDL permite modelar o conceito de tempo, fundamental em um hardware t

22 Características Gerais VHDL não é case sensitive alfa = Alfa = ALFA Comandos terminam com ; Dois traços comentam uma linha -- isso é um comentário Identificadores começam com letra Linguagem fortemente tipada pouca conversão é feita automaticamente

23 VHDL Para Síntese Atribuição de sinais: z <= a; Comparadores: = igual >= maior ou igual < menor > maior <= menor ou igual!= diferente Operadores lógicos: (and, or, not, xor, nand, nor, xnor)

24 VHDL Para Síntese Comando if: if (a = b) then... else if elsif end if; Comando for: utilizado para iniciar arrays e vetores Outros como while case wait

25 Modelo de Descrição entity nome_circuito is -- modela a interface do módulo ); lista de entradas e saídas ; entrad as nome_circu ito saída s of is -- aqui se descreve o funcionamento / estrutura... comandos concorrentes VHDL

26 Exemplo Mux 2x1 Mux: multiplexador, funciona como um seletor de sinais Símbolo usual: sel in0 0 Modelo em C: if (sel == 1) outmux = in0; else outmux = in1; in1 1 outmu x

27 Exemplo Mux 2x1 com when... else library IEEE; use IEEE.std_logic_1164.all; entity mux2to1 is port ( signal sel: in std_logic; signal in0, in1: in std_logic_vector(7 downto 0); signal outmux: out std_logic_vector(7 downto 0) mux2to1; architecture behavior of mux2to1 is begin outmux <= in1 when (sel = 1 ) else in0; behavior; in0 in sel 8 outmu x

28 Standard Logic 1164 library IEEE; use IEEE.std_logic_1164.all; LIBRARY referencia uma biblioteca de componentes VHDL previamente definida Comando USE indica quais entidades ou pacotes da biblioteca serão utilizados. Neste caso, todos são importados std_logic_1164 é um pacote que define um sistema de lógica multivalorada utilizada como tipo de dados para o projeto

29 Standard Logic VHDL tem um tipo bit pré-definido que suporta apenas os valores 0 e 1, que não é suficiente para modelar sistemas digitais a padronização 1164 define um sistema de 9 valores lógicos. Este incluem sinais 1-forte, 1-fraco, etc. mais importante para síntese: 1, 0, Z (alta impedância), - don t care) std_logic define um tipo de dado com apenas um bit std_logic_vector é utilizado para modelar barramentos existem outros pacotes para dar suporte a outros tipos de dados, como inteiros e inteiros sem sinal

30 Declaração do Mux entity mux2to1 is port ( signal sel: in std_logic; signal in0, in1: in std_logic_vector(7 downto 0); signal outmux: out std_logic_vector(7 downto 0) mux2to1; entity define a interface externa a cláusula port lista os sinais externos ao circuito cada sinal tem um nome, um modo (entrada ou saída) e um tipo

31 Arrays Ascendentes / Descendentes os barramentos podem ser definidos de forma descendente ou std_logic_vector (7 downto 0) é um arranjo descendente std_logic_vector (0 to 7) é um arranjo ascendente esta informação vai afetar a forma como os elementos do arranjo são modificados. Na atribuição abaixo: y <= ; no caso descendente, y(7) será 1, enquanto que no caso

32 Declaração da Arquitetura architecture behavior of mux2to1 is begin outmux <= in1 when (sel = 1 ) else in0; end behavior; As palavras chave em vermelho mostram a declaração de uma arquitetura do multiplexador A arquitetura, na verdade, é o módulo onde o funcionamento do circuito é especificado Um mesmo módulo pode ter várias arquiteturas simultâneas diferentes. VHDL provê meios de especificar qual arquitetura se deseja utilizar para a síntese

33 Declaração da Arquitetura... architecture behavior of mux2to1 is begin outmux <= in1 when (sel = 1 ) else in0; behavior; behavior (comportamento) é o nome desta particular descrição do o corpo da arquitetura é delimitado por begin e end todos os comandos que aparecem no corpo da arquitetura são when... else é um comando de atribuição condicional que pode ser

34 Comando when... else o comando tem a seguinte sintaxe: signal_name <= value1 when condition1 else value2 when condition2 else... value N when conditionn else valor_default; a primeira condição satisfeita, na ordem dada, fornece o valor da valores que podem ser testados: 1 e 0 são valores constantes tipo std_logic 000 e 101 são exemplos de constantes tipo std_logic_vector(0 to 2)

35 Arquitetura do Mux usando Booleanos architecture behavior of mux2to1 is signal temp: std_logic_vector(7 downto 0); temp <= (sel, sel, sel, sel, others => sel); outmux <= (temp and in1) or (not temp and in0); end behavior; o sinal s não pode ser utilizado diretamente com in0 pois são de tipos diferentes (bit e vetor) um sinal interno auxiliar, de 8 bits, é utilizado para isso e iniciado com sel em cada bit a saída outmux recebe o resultado da operação lógica bit a bit

36 Inicialização de Vetores o comando: temp <= (sel, sel, sel, sel, others => sel); atribui o valor de sel (bit) a cada bit de temp (8 bits) neste comando, temp(7) recebe o primeiro sel, temp(6) recebe o segundo e assim por diante others completa os bits restantes outras formas de iniciar um vetor: temp <= (others => sel); temp <= (sel, sel, sel, sel, sel, sel, sel, sel); temp <= (4=>sel,5=>sel,2=>sel,7=>sel,3=>sel,1=>sel,6=> sel,0=>sel);

37 Arquitetura do Mux utilizando processos architecture behavior of mux2to1_8 is begin comb: process (sel, in0, in1) begin outmux <= in0; if (sel = 1 ) then outmux <= in1; end if; end process comb; end behavior; o processo é um bloco sequencial, seus comandos são executados

38 Processos... o bloco processo é considerado com um comando único diversos processos podem ser definidos numa arquitetura. Neste caso, são executados de forma concorrente apenas comandos sequenciais podem ser inseridos em um processo (when... else não é permitido, por exemplo) a lista de parâmetros de um processo é chamada de sensitivity list. Durante a simulação, um processo é disparado apenas quando um elemento desta lista é alterado numa sequência de atribuições ao mesmo sinal, prevalece o valor da última atribuição

39 Exercício Considerando o que já foi visto até aqui, modelar um multiplexador 4 x 1 em VHDL, utilizando o comando concorrente when... else e um sel(0..1) in0 in in2 2 8 in3 3 8 outmu x