VHDL - VHSIC Hardware Description Language. Exemplo prático. Raiz Quadrada

Transcrição

1 VHDL - VHSIC Hardware Description Language Exemplo prático Raiz Quadrada

2 Exemplo de um circuito completo Descrição de um circuito que realiza a raiz quadrada de um número natural; Obtenção de um modelo de hardware a partir de um algoritmo; Descrição das Partes Operativa e de Controle em Descrição das Partes Operativa e de Controle em VHDL;

3 d <- 2; s <- 4; Fazer d <- d + 2; r <- d / 2; s <- s + d + ; Enquanto (s < = x); Algoritmo Inicial

4 Fluxograma do processo Registradores Multiplexadores d = 2; s = 4; x = DATA_IN d = d + 2 r = d / 2 s = s + d + Somador Divisão por 2 = Deslocador à direita s > x Flag para controle Maior / menor DATA_OUT = r

5 Parte Operativa Composta de: Multiplexador para o valor de D Multiplexador para o valor de S 2 Multiplexadores para os valores de entrada do somador Multiplexador para o bit de seleção do somador 4 Registradores (D, S, R e X) Somador para o cálculo de D e S deslocador para o valor de R

6 d <- 2; s <- 4; Fazer d <- d + 2; r <- d / 2; s <- s + d + ; Enquanto (s < = x); Algoritmo utilizado

7 Fluxograma do processo Registradores d = 2; s = 4; x = DATA_IN d = d + 2 r = d / 2 s = s + d + s > x DATA_OUT = r

8 Parte Operativa - Registradores Dados dos registradores utilizados: Tamanho: N bits WE Possuem write enable Circuitos síncronos Entrada N REG Saida N clk

9 Parte Operativa - Registradores LIBRARY IEEE; USE IEEE.STD_LOGIC_64.ALL; ENTITY reg_gen IS GENERIC (N : POSITIVE := 8); -- Default value PORT ( clk : IN BIT; DATA_IN : IN STD_LOGIC_VECTOR(N- DOWNTO 0); WE : IN STD_LOGIC; DATA_OUT : OUT STD_LOGIC_VECTOR(N- DOWNTO 0) ); END reg_gen; ARCHITECTURE behavior OF reg_gen IS BEGIN PROCESS(clk) BEGIN IF (clk'event AND clk = ') THEN IF ( WE = '') THEN DATA_OUT <= DATA_IN; END IF; END IF; END PROCESS; END behavior;

10 Parte Operativa WED D WES WER S R clk WEX X

11 Fluxograma do processo Multiplexadores d = 2; s = 4; x = DATA_IN d = d + 2 r = d / 2 s = s + d + s > x DATA_OUT = r

12 Parte Operativa - Multiplexadores Dados dos multiplexadores utilizados para D e S: Tamanho: N bits Possuem 2 entradas Seleção Circuitos Combinacionais Entrada_ N Entrada_2 N M U X Saida N

13 Parte Operativa - Multiplexadores LIBRARY IEEE; USE IEEE.STD_LOGIC_64.ALL; ENTITY mux_gen IS GENERIC (N : POSITIVE := 8); -- Default value PORT ( DATA_A, DATA_B : IN STD_LOGIC_VECTOR(N- DOWNTO 0); SM : IN STD_LOGIC; DATA_OUT : OUT STD_LOGIC_VECTOR(N- DOWNTO 0) ); END mux_gen; ARCHITECTURE behavior OF mux_gen IS BEGIN PROCESS BEGIN IF (SM = '0') THEN DATA_OUT <= DATA_A; ELSE DATA_OUT <= DATA_B; END IF; END PROCESS; END behavior;

14 SMD M U X D Parte Operativa WED D SMS M U X S WES WER S R clk WEX X

15 Fluxograma do processo d = 2; s = 4; x = DATA_IN d = d + 2 Cin = 0 r = d / 2 s = s + d + Somador Cin = s > x S X = S + (-X) + (Complemento de 2) DATA_OUT = r

16 Parte Operativa Somador (ULA) Dados da ULA Tamanho: N bits Circuitos Combinacionais Para d + 2 Entrada_ = d Entrada_2 = 2 Para s + d + Entrada_ = d Entrada_2 = s Para s - x Entrada_ = -x Entrada_2 = s CIN Entrada_ N Entrada_2 N U L A Saida N

17 Parte Operativa - ULA LIBRARY IEEE; USE IEEE.STD_LOGIC_64.ALL; ENTITY ula IS SIGNAL sum_t GENERIC (N : POSITIVE := 8); -- Default value DOWNTO 0); PORT ( Cin : IN STD_LOGIC; BEGIN A, B : IN STD_LOGIC_VECTOR(N- DOWNTO 0); Sum : OUT STD_LOGIC_VECTOR(N- DOWNTO 0); Cout END ula; : OUT STD_LOGIC); ARCHITECTURE behavior OF ula IS SIGNAL int_carry : STD_LOGIC_VECTOR(N- DOWNTO 0); : STD_LOGIC_VECTOR(N- sum_t <= A(N- DOWNTO 0) XOR B(N- DOWNTO 0) XOR (int_carry (N-2 DOWNTO 0) &Cin); int_carry(0) <= ((A(0) OR B(0)) AND Cin) OR (A(0) AND B(0));

18 Parte Operativa - ULA CASCADE_CARRY: FOR I in TO N- GENERATE int_carry(i) <= ((A(I) OR B(I)) AND int_carry(i-)) OR (A(I) AND B(I)); END GENERATE CASCADE_CARRY; -- PROCESS BEGIN IF ( (sum_t(n - ) = '') OR ( A = NOT B)) THEN ELSE Cout <= ''; Cout <= '0'; END IF; END PROCESS; Sum <= sum_t; END behavior; Necessário para S X, mas não para X S

19 Parte Operativa WED D M U X D SMD 2 WES WER S R D M U X S SMS CIN= SM3 U L A M U X A SM SM2 2 4 MUX_ULA N clk WEX R X M U X B 2

20 Fluxograma do processo d = 2; s = 4; x = DATA_IN d = d + 2 Divisão por 2 Deslocador à direita r = d / 2 s = s + d + s > x DATA_OUT = r

21 Parte Operativa Deslocador Dados do deslocador Tamanho: N bits Desloca apenas à direita Circuito Combinacional Entrada N D E S L Saida N

22 Parte Operativa - Deslocador LIBRARY IEEE; USE IEEE.STD_LOGIC_64.ALL; ENTITY DESLOCADOR IS GENERIC (N : POSITIVE := 8); -- Default value PORT ( DATA_IN : IN STD_LOGIC_VECTOR(N- DOWNTO 0); DATA_OUT : OUT STD_LOGIC_VECTOR(N- DOWNTO 0)); END DESLOCADOR; ARCHITECTURE behavior OF DESLOCADOR IS BEGIN DATA_OUT <= '0' & DATA_IN(N- DOWNTO ); END behavior;

23 Parte Operativa WED D M U X D SMD 2 WES WER S R D M U X S SMS CIN U L A M U X A SM SM2 2 4 MUX_ULA D E S L N SM3 clk WEX R X M U X B 2 L

24 Parte Operativa LIBRARY IEEE; USE IEEE.STD_LOGIC_64.ALL; ENTITY OP IS PORT ( clk : IN BIT; DATA_IN : IN STD_LOGIC_VECTOR(5 DOWNTO 0); DATA_OUT : OUT STD_LOGIC_VECTOR(5 DOWNTO 0); N : OUT STD_LOGIC; CTR : IN STD_LOGIC_VECTOR(8 DOWNTO 0) ); END OP;

25 Parte Operativa ARCHITECTURE estrutural OF OP IS SIGNAL sig_muxd, sig_muxs : STD_LOGIC_VECTOR(5 DOWNTO 0); SIGNAL sig_d, sig_s, sig_r, sig_x : STD_LOGIC_VECTOR(5 DOWNTO 0); SIGNAL sig_muxa, sig_muxb : STD_LOGIC_VECTOR(5 DOWNTO 0); SIGNAL sig_sula, sig_desl : STD_LOGIC_VECTOR(5 DOWNTO 0); SIGNAL cin : STD_LOGIC; SIGNAL sig_muxd, sig_muxs, sig_muxa, sig_muxb0 : STD_LOGIC_VECTOR(5 DOWNTO 0); ALIAS smd : STD_LOGIC IS CTR(8); ALIAS sms : STD_LOGIC IS CTR(7); ALIAS wed : STD_LOGIC IS CTR(6); ALIAS wes : STD_LOGIC IS CTR(5); ALIAS wer : STD_LOGIC IS CTR(4); ALIAS wex : STD_LOGIC IS CTR(3); ALIAS sm : STD_LOGIC IS CTR(2); ALIAS sm2 : STD_LOGIC IS CTR(); ALIAS sm3 : STD_LOGIC IS CTR(0);

26 Parte Operativa COMPONENT mux_gen IS GENERIC (N : POSITIVE); PORT ( DATA_A, DATA_B : IN STD_LOGIC_VECTOR(N- DOWNTO 0); SM : IN STD_LOGIC; DATA_OUT : OUT STD_LOGIC_VECTOR(N- DOWNTO 0)); END COMPONENT; COMPONENT mux_ IS PORT ( DATA_A, DATA_B : IN STD_LOGIC; SM DATA_OUT END COMPONENT; : IN STD_LOGIC; : OUT STD_LOGIC);

27 Parte Operativa COMPONENT reg_gen IS GENERIC (N : POSITIVE); PORT (clk : IN BIT; DATA_IN : IN STD_LOGIC_VECTOR(N- DOWNTO 0); WE : IN STD_LOGIC; DATA_OUT : OUT STD_LOGIC_VECTOR(N- DOWNTO 0)); END COMPONENT; COMPONENT DESLOCADOR IS GENERIC (N : POSITIVE); PORT (DATA_IN : IN STD_LOGIC_VECTOR(N- DOWNTO 0); DATA_OUT : OUT STD_LOGIC_VECTOR(N- DOWNTO 0)); END COMPONENT;

28 Parte Operativa COMPONENT ula IS GENERIC (N : POSITIVE); PORT (Cin : IN STD_LOGIC; A, B : IN STD_LOGIC_VECTOR(N- DOWNTO 0); Sum : OUT STD_LOGIC_VECTOR(N- DOWNTO 0); Cout END COMPONENT; -- BEGIN -- : OUT STD_LOGIC); sig_muxd <= " "; -- 2 sig_muxs <= " "; -- 4 sig_muxb0 <= " "; -- 2 sig_muxa <= NOT(sig_x);

29 Parte Operativa MUXD : mux_gen GENERIC MAP (N => 6) PORT MAP (sig_sula, sig_muxd, smd, sig_muxd); -- MUXS : mux_gen GENERIC MAP (N => 6) PORT MAP (sig_sula, sig_muxs, sms, sig_muxs); -- REGD : reg_gen GENERIC MAP (N => 6) PORT MAP (clk, sig_muxd, wed, sig_d); -- REGS : reg_gen GENERIC MAP (N => 6) PORT MAP (clk, sig_muxs, wes, sig_s);

30 Parte Operativa REGR : reg_gen GENERIC MAP (N => 6) PORT MAP (clk, sig_desl, wer, sig_r); -- REGX : reg_gen GENERIC MAP (N => 6) PORT MAP (clk, DATA_IN, wex, sig_x); -- MUXA : mux_gen GENERIC MAP (N => 6) PORT MAP (sig_d, sig_muxa, sm2, sig_muxa); -- MUXB : mux_gen GENERIC MAP (N => 6) PORT MAP (sig_muxb0, sig_s, sm, sig_muxb);

31 Parte Operativa MUXULA : mux_ PORT MAP (sm2, sm, sm3, cin); -- Adder : ula GENERIC MAP (N => 6) PORT MAP (cin, sig_muxa(5 downto 0), sig_muxb(5 downto 0), sig_sula(5 DOWNTO 0), N); -- desl : DESLOCADOR GENERIC MAP (N => 6) PORT MAP (sig_sula, sig_desl); -- DATA_OUT <= sig_r; END estrutural;

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33 Parte de Controle O diagrama de estados terá 4 estados, com o seguinte funcionamento: Estado : d = 2; s = 4; x = DATA_IN; Valores de saída dos bits de controle Estado2: d = d +2; r = d/2; Valores de saída dos bits de controle ready/ pronto s pronto/ ready s2 Estado3: s = s + d + ; Valores de saída dos bits de controle s3 Estado4: S > X? Valores de saída dos bits de controle s4

34 Parte de Controle LIBRARY IEEE; USE IEEE.STD_LOGIC_64.ALL; ENTITY controle IS PORT ( ); clk : IN STD_LOGIC; NEG : IN STD_LOGIC; -- bit que verifica se s > x READY : IN STD_LOGIC; -- bit de inicializacao PRONTO : OUT STD_LOGIC; -- bit de parada SAIDA : OUT STD_LOGIC_VECTOR(8 DOWNTO 0) END controle;

35 Parte de Controle ARCHITECTURE behavior OF controle IS TYPE StateType IS (s, s2, s3, s4); SIGNAL estado_atual, proximo_estado : StateType; BEGIN outro_estado : PROCESS (estado_atual) BEGIN END PROCESS outro_estado;

36 Parte de Controle Organização dos bits de controle: SAIDA(8 DOWNTO 0); BIT SMD (8) SMS (7) WED (6) WES (5) WER (4) WEX (3) SM (2) SM2 () SM3 (0) FUNÇÃO Bit de controle do componente MUXD Bit de controle do componente MUXS Write Enable do registrador D Write Enable do registrador S Write Enable do registrador R Write Enable do registrador X Bit de controle do componente MUX_B Bit de controle do componente MUX_A Bit de controle do componente MUX_ULA

37 Parte de Controle CASE estado_atual IS WHEN s => SAIDA <= "0000"; IF (READY = '') THEN proximo_estado <= s; ELSE PRONTO <= '0'; proximo_estado <= s2; END IF; -- WHEN s2 => SAIDA <= " "; proximo_estado <= s3; -- WHEN s3 => SAIDA <= "000000"; proximo_estado <= s4; -- WHEN s4 => SAIDA <= " "; IF (NEG = '0') THEN PRONTO <= ''; proximo_estado <= s; ELSE PRONTO <= '0'; proximo_estado <= s2; END IF; END CASE;

38 Parte de Controle atualiza_estado : PROCESS (clk) BEGIN IF (clk'event AND clk = '') THEN -- rising_edge(clk) Estado_atual <= proximo_estado; END IF; END PROCESS atualiza_estado; END behavior;

39 PC + PO LIBRARY IEEE; USE IEEE.STD_LOGIC_64.ALL; ENTITY raiz IS PORT (clk ENTRADA : IN BIT; : IN STD_LOGIC; DATA_IN : IN STD_LOGIC_VECTOR(5 DOWNTO 0); DATA_OUT : OUT STD_LOGIC_VECTOR(5 DOWNTO 0); PRONTO END raiz; : OUT STD_LOGIC); ARCHITECTURE estrutural OF raiz IS -- SIGNAL CTR : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL N : STD_LOGIC;

40 PC + PO COMPONENT OP IS PORT (clk : IN BIT; DATA_IN : IN STD_LOGIC_VECTOR(5 DOWNTO 0); DATA_OUT : OUT STD_LOGIC_VECTOR(5 DOWNTO 0); N : OUT STD_LOGIC; CTR : IN STD_LOGIC_VECTOR(8 DOWNTO 0)); END COMPONENT; COMPONENT controle IS PORT (clk : IN BIT; N : IN STD_LOGIC; ENTRADA : IN STD_LOGIC; DATA_OUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 0); PRONTO : OUT STD_LOGIC); END COMPONENT;

41 PC + PO BEGIN CONTROL: controle PORT MAP (clk, N, ENTRADA, ctr, PRONTO); -- OPERACIONAL: OP PORT MAP (clk, DATA_IN, DATA_OUT, N, ctr); -- END estrutural;