Pontifícia Universidade Católica do Rio Grande do Sul Faculdade de Engenharia Circuitos Digitais - ECA. Prof. Dr. Fabian Vargas.

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1 Prof. Dr. Fabian Vargas Índice 1. Portas Lógicas 1.1 Introdução 1.2 Diagramas de Tempo 1.3 Análise Booleana de Circuitos Lógicos Básicos 2. Circuitos Combinacionais 2.1. Introdução aos Circuitos Combinacionais 2.2. Unidade Lógica de 1 Bit 2.3. Somador Parcial / Somador Completo 2.4. Bit-Slice de uma ULA para 4 Operações 2.5. ULA de 32 Bits para 4 Operações 2.6. Somador Carry Lookahead 1

2 Prof. Dr. Fabian Vargas 3. Circuitos Seqüenciais 3.1. Introdução aos Circuitos Seqüenciais Síncronos 3.2. Latch R-S 3.3. Latch D, Flip-Flop D, Flop-Flop T 3.4. Flip-Flop J-K 3.5 Introdução aos Contadores 3.6. Contadores em Anel e em Anel Torcido 3.7. Contadores 3.8. Registradores de Memória Intermediária (Buffers) 3.9. Registradores de Deslocamento (Shift Registers) Conversores Serial-Paralelo, Paralelo-Serial, Paralelo-Paralelo Contadores Seqüenciais Síncronos Máquina de Moore Máquina de Mealy Projeto de Circuitos Contadores Síncronos Contadores Assíncronos Codificadores, Multiplexadores, Comparadores 2

3 1. Portas Lógicas Prof. Dr. Fabian Vargas 1.1 Introdução PORTA OR 3

4 Aplicações com portas OR: Prof. Dr. Fabian Vargas Determine a saída da porta OR onde é dado as entradas que variam no tempo: 4

5 PORTA AND Prof. Dr. Fabian Vargas Determine a saída da porta AND onde é dado as entradas que variam no tempo: 5

6 Prof. Dr. Fabian Vargas PORTA NOT PORTA NOR 6

7 Prof. Dr. Fabian Vargas Determine a saída da porta NOR onde é dado as entradas que variam no tempo: PORTA NAND 7

8 Prof. Dr. Fabian Vargas Determine a saída da porta NAND onde é dado as entradas que variam no tempo: PORTA XOR Determine a saída da porta XOR onde é dado as entradas que variam no tempo: 8

9 Prof. Dr. Fabian Vargas PORTA XNOR 9

10 Prof. Dr. Fabian Vargas 1.2 Diagramas de Tempo Determine o diagrama de tempo do seguintes circuitos lógicos: 10

11 Prof. Dr. Fabian Vargas 1.3 Circuitos Lógicos Básicos UNIVERSALIDADE DAS PORTAS NAND E NOR Universalidade das Portas NAND As portas NAND podem ser usadas para implementar qualquer função booleana: Universalidade das Portas NOR As portas NOR podem ser usadas para implementar qualquer função booleana: 11

12 Prof. Dr. Fabian Vargas EXPRESSÕES BOOLEANAS Equação Booleana a partir do Diagrama de Portas Lógicas: 12

13 Prof. Dr. Fabian Vargas Obtenção do Circuito apartir das Equações Booleana: Exemplo 3: Exemplo 4: 13

14 Prof. Dr. Fabian Vargas Exemplo 5: Exemplo 6: 14

15 Exemplo 7: Exemplo 8: Exemplo 9: 15

16 2. Circuitos Combinacionais 2.1. Introdução aos Circuitos Combinacionais De acordo com o comportamento temporal, podemos classificar os circuitos eletrônicos digitais em dois grandes grupos: os circuitos combinacionais e os circuitos seqüenciais. Os circuitos seqüenciais são mais complexos e envolvem "elementos de memória" além de blocos combinacionais. Conceito: Um circuito combinacional consiste num arranjo de portas lógicas conectadas, com um conjunto de saídas, tais que, em qualquer momento, os valores nas saídas dependem apenas dos valores instantâneos das entradas. Em contraposição, em circuitos seqüências as saídas dependem, além dos valores de suas entradas, do "estado" da máquina. O "estado" de uma máquina seqüencial é definido como o conjunto de valores armazenados nos elementos de memória desta. Por isso, circuitos seqüenciais são chamados alternativamente, de "máquinas de estado". Diagrama de blocos de um circuito combinacional: E m Circuito n S = f(e) Combinacional O vetor de saída S, em qualquer momento, é dado por S = f (E), onde E é o vetor de entradas. A função lógica f (E) pode ser representada de várias maneiras, entre as quais: - Tabelas-Verdade - Circuitos Lógicos (interconexões de portas lógicas) - Equações Lógicas - Mapas de Karnaugh Veremos agora alguns exemplos destas maneiras, bem como algumas conversões entre formas: Ex.: 1: Dadas as equações lógicas, monte o Diagrama de Blocos, a Tabela-Verdade e o Circuito Lógico. X = ( A + B) C + AB Y = A + BC + AC 16

17 Solução: a) Diagrama de Blocos para o circuito combinacional: A B C Circuito Combinacional X Y b) Tabela-Verdade: elaboramos a grade com todas as 8 combinações possíveis das variáveis de entrada. A partir daí, preenchemos a tabela de saídas calculando o valor através da equação. Se necessário, por questões de clareza, podemos inserir colunas de resultados parciais como abaixo: A B C A + B AB X Y c) Circuito Lógico: se fizermos a minimização da função, usando teoremas ou Mapas de Karnaugh, obteremos o seguinte diagrama: X = AB + Y = A + BC ABC 17

18 Ex.: 2: Dado o circuito lógico abaixo, encontrar as Equações Lógicas e a Tabela Verdade envolvidas: S 1 = E1. E2 + E3 S2 = ( E1. E2 + E3) E4 S 3 = ( E1. E2 + E4). E Unidade Lógica de 1 Bit Fig. 1. Unidade Lógica de 1 bit para as operações "AND" e "OR". 18

19 2.3. Somador Parcial / Somador Completo O carry do estágio C i pode ser expresso como: C i = G i + P i.c i-1 [1] Onde: G i = A i.b i (generate signal) [2] P i = A i + B i (propagate signal) [3] A soma S i é gerada por: S i = C i-1 A i B i = C i-1 P i [4] A B Carry-in Carry-out A B Carry-out Soma Soma Somador Completo (Full Adder) Fig. 2. Somador de 1 bit. Somador Parcial (Half Adder) Entradas Saídas a b Vem-um Vai-um Soma Tabela. 1. Tabela verdade do somador de 1 bit. 19

20 2.4. Bit-Slice de uma ULA para 4 Operações Soma Fig. 3. Unidade Lógica e Aritmética de 1 bit que realiza AND, OR e SOMA. Fig. 4. ULA de 1 bit que SOMA, SUBTRAI e realiza as operações lógicas "AND" e "OR" ULA de 32 Bits para 4 Operações Finalmente, 32 destas ULAs de 1 bit (Fig. 4) podem ser conectadas para formar uma ULA de 32 bits, conforme ilustrado na Fig

21 Inverte Vem-Um Operação a0 b0 Vem-Um ALU0 Vai-Um Resultado 0 a1 b1 Vem-Um ALU1 Vai-Um Resultado 1 a2 b2 Vem-Um ALU2 Vai-Um Resultado 2 : : : : a31 b31 Vem-Um ALU31 Vai-Um Resultado 31 Fig. 5. ULA de 32 bits. O símbolo mais comumente utilizado para representar uma ULA na representação em diagrama de blocos do sistema é mostrado na Fig. 6. a b ALU Operação Controle da ULA Zero Resultado Overflow Linhas de Controle da ULA Inverte Operação Função E OU soma Carry-out 1 10 subtrai Fig. 6. Símbolo para ULA (a linha "Operação" inclui as linhas "Inverte" e "Operação" da Fig. 4). 21

22 2.6. Somador Carry Lookahead O crescimento linear do delay com o tamanho da palavra de entrada (conforme visto na Fig.5) pode ser melhorado através do cálculo dos carries de cada estágio em paralelo. O carry do estágio Ci pode ser expresso como: C i = G i + P i.c i-1 [1] Onde: G i = A i.b i (generate signal) [2] P i = A i + B i (propagate signal). [3] Expandindo [1], temos: C i = G i + P i C i-1 + P i P i-1 G i P i... P 1 C 0 A soma Si é gerada por: S i = C i-1 A i B i = C i-1 P i A quantidade de portas lógicas necessárias para implementar este somador pode claramente explodir exponencialmente. Como conseqüência, o número de estágios do Lookahead é normalmente limitado a quatro. Para um somador de quatro estágios (quatro bits), os termos apropriados são os seguintes: C 1 = G 1 + P 1.C 0 C 2 = G 2 + P 2 G 1 + P 2 P 1 C 0 C 3 = G 3 + P 3 G 2 + P 3 P 2 G 1 + P 3 P 2 P 1 C 0 C 4 = G 4 + P 4 G 3 + P 4 P 3 G 2 + P 4 P 3 P 2 G 1 + P 4 P 3 P 2 P 1 C 0 Duas possíveis implementações para este somador Carry Lookahead podem ser vistas na Fig

23 (a) A1 B1 G1 C0 P1 C1 P1 G1 P2 A2 B2 G2 G2 C2 P2 (b) A3 B3 G3 P3 P3 C3 G3 A1 B1 C0 S1 A2 B2 C1 S2 A3 B3 C2 S3 Fig. 7. Duas versões de circuitos lógicos para implementação de um Somador Carry Lookahead de 4 bits. 23

24 3. Circuitos Seqüenciais 3.1. Introdução aos Circuitos Seqüenciais Síncronos Neste tipo de circuito temos um ou mais conjuntos de sinais especiais, denominados sinais de relógio ( clocks ), destinados a especificar tempos determinados durante os quais certas mudanças podem ocorrer (as mudanças de estado da máquina síncrona). Estes sinais são sempre periódicos, tendo portanto uma freqüência característica, medida na maioria mais das vezes, em megahertz (MHz). 1 CK T T T Período Constante T 0 f(freqüência) = 1/T Quanto maior a freqüência f, maior é a velocidade da máquina síncrona e mais rápida a passagem pelos seus estados. Faremos a seguir um estudo de células de memória e sinais de relógio sem entrar no mérito das implementações. - Flip-flop É um elemento básico de memória, capaz de armazenar um valor lógico único ( 0 ou 1 ) e que chamaremos de bit (abreviatura do inglês binary digit). Diagrama: Entrada Saída Clock FLIP - FLOP Funcionamento: A SAIDA é mantida com seu valor independente da entrada, enquanto o Clock está inativo e, nesse intervalo, pode ser lida ou aproveitada para cálculos. Quando o Clock é ativado, ocorre uma operação de atualização SAIDA recebendo o valor mais atual de ENTRADA. Temporização: tsu Entrada inativo Clock Saída utilizavel th ativo inativo tpd indefinido utilizavel tsu: ( Setup Time ): tempo mínimo para estabilização da entrada th: ( Hold Time ): tempo mínimo para garantir saída correta. tpd: ( Propagation Delay Time ): atraso de propagação do elemento físico (máximo). 24

25 Tipos de comando de escrita: Existem, basicamente, dois tipos de comando de escrita em um flip-flop (FF): a) FF sensível à borda ou transição ( edge-triggered flip-flop ) E S CK= clock Nesse caso, as transições entre níveis lógicos (idealmente, estas ocorrem em tempo nulo) provocam a escrita. Na prática, a duração da transição não é 0, e nem os tsu, th e tpd. Para nossos propósitos, trataremos 0 o caso ideal. Como temos dois tipos de transição, haverá FFs sensíveis à borda de subida ( 0 para 1 ) e à borda de descida ( 1 para 0 ). Notação: E S E S FF sensível à borda de subida FF sensível à borda de descida Diagramas de Tempo CK E S b) FF sensível ao nível ( level-triggered flip-flop ) Podemos representar o funcionamento deste FF pela frase: Enquanto CK está inativo, o FF memoriza um valor. Quando CK está ativo, a saída é uma copia fiel da entrada. Esta definição apresenta a característica mais diferenciadora dos dois tipos de FF, que é a transparência do FF sensível ao nível. S CK 25

26 Arranjos de FFs: Um FF isolado armazena apenas 2 1 = 2 informações diferentes (1 bit). Um conjunto funcionalmente único de n FF pode armazenar até 2 n informações. Existem arranjos unidimensionais (vetores de FFs) que chamamos de Registradores, arranjos bidimensionais (as típicas RAM) e arranjos multidimensionais para aplicações específicas. Arranjos bidimensionais ou multidimensionais normalmente são utilizados através de uma lógica de acesso (estrutura) que permitem sua utilização em partes, partes estas normalmente formadas por vetores unidimensionais. Um caso típico de arranjo bidimensional de FFs é a memória principal de praticamente qualquer computador convencional. A memória principal de um computador é, normalmente acessada através de decodificadores de endereço, que são circuitos combinacionais responsáveis pela ativação da estrutura de acesso da memória, para que possamos trabalhar com pequenas partes da memória de cada vez, as normalmente chamadas palavras de memória. Um circuito seqüencial possui: Entradas: variáveis provenientes do meio externo e excitam o circuito ( condições, dados, controles, relógios) Saídas: Estado: variáveis produzidas pelo circuito e que excitam o meio externo( ações, comandos, dados, qualificadores, relógio(s) ) variáveis que armazenam uma parte do passado ou história do circuito, e que são realimentadas para as entradas. O diagrama de blocos de um circuito seqüencial é o seguinte: Circuito Seqüencial E m n S Circuito Combinacional ppp opp p p p Q Onde: E = vetor de entradas S = vetor de saídas Q = vetor de estado 26

27 3.2. Latch RS Latch RS NAND: /SET /RESET Q /Q CONDIÇÂO INVÁLIDA SET RESET 1 1 Q /Q MEMÓRIA Latch RS NOR: SET RESET Q /Q CONDIÇÂO 0 0 Q /Q MEMÓRIA RESET SET INVÁLIDA Flip-Flop RS com Clock: 27

28 CLOCK SET RESET Q /Q CONDIÇÂO Q /Q MEMÓRIA Q /Q MEMÓRIA Q /Q MEMÓRIA Q /Q MEMÓRIA Q /Q MEMÓRIA RESET SET INVÁLIDA 3.3. Latch D, Flip-Flop D, Flip-Flop T Latch D: Q D Q /Q CONDIÇÂO RESET SET Q Flip-Flop D: 28

29 CLOCK D Q /Q CONDIÇÂO 0 0 Q /Q MANTÉM 0 1 Q /Q MANTÉM RESET SET Também conhecido como Flip- Flop T 29

30 Flip-Flop D Mestre-Escravo ou D-MS (QS) (/QS) CLOCK D QM /QM QS /QS QS /QS 0 0 QM /QM QS /QS 0 1 QM /QM 1 0 ENTRADAS ASSÍNCRONAS 30

31 3.4 Flip-Flop JK 31

32 CLOCK J K Q /Q Q /Q Q /Q Q /Q Q /Q Q /Q INVERTE INVERTE Flip-Flop J-K com Clock, Preset e Reset: 32

33 3.5 Introdução aos Contadores Na bibliografia, serão encontrados contadores com as mais variadas características, classificadas das seguintes formas: Quanto ao módulo de contagem: Binário nffs (conta módulo 2 n ) Anel - nffs (conta módulo n) Johnson - nffs (conta módulo 2 n ) Quanto à atualização: Síncrono Todos os FFs são carregados pelo clock. Assíncrono Os comandos são efetivados imediatamente na sua chegada Ripple O relógio só entra no FF do bit menos significativo sendo dividido por 2, para gerar o relógio de cada FF subseqüente Quanto à forma de contagem: Up (para cima) conta em ordem crescente Down (para baixo) - conta em ordem decrescente Johnson - nffs (conta módulo 2 n ) 33

34 3.6. Contadores em Anel e em Anel Torcido Contador em Anel No contador em anel, um das saídas dos flip-flops está em 1 e as outras está em 0. Por ser um registrador de deslocamento, esse 1 é transferido para o próximo flip-flop e assim sucessivamente. A tabela abaixo mostra a seqüência da contagem. Para o perfeito funcionamento deste tipo de contador, um dos flip-flops deve ter inicialmente o valor 1 e os outros 0. Isso pode ser feito através das entradas assíncronas PRESET e CLEAR. 34

35 Contador em Anel Torcido 3.7. Contadores Contador de Módulo 2 n 35

36 Contador de Módulo < 2 n Até que valor conta este circuito? Explique o porquê destes pulso 36

37 Diagrama de Transição de Estados 37

38 Contadores Síncronos (Paralelos) Exercício: Apresente o Diagrama de Tempo deste circuito 38

39 Contadores Síncronos com Carga Paralela 3.8. Registradores de Memória Intermediária (Buffers) Registrador de Memória Intermediária. 39

40 Registrador de Memóris Intermediária Controlado Registradores de Deslocamento (Shift Registers) Registrador de Deslocamento Serial à Direita com FF JK. 40

41 Registrador de Deslocamento Paralelo com FF D. Registrador de Deslocamento Serial à Esquerda com FF D. 41

42 Registrador de Deslocamento à Direita FF D. Registrador de Deslocamento Controlado à Esquerda com FF D. 42

43 Registrador de Deslocamento Controlado à Esquerda com FF D com Carga na Transcersal. NOTA: - Se Load = 1 e Shift = 0 então o registrador opera como um Registrador de Memória Intermediária Controlado (ver sessão anteior). - Se Load = 0 e Shift = 1 então o registrador opera como um Registrador de Deslocamento Controlado à Esquerda. - Se Load = 0 e Shift = 0 então o registrador armazena o valor anterior. - Se Load = 1 e Shift = 1 : entrada não válida Conversores Serial-Paralelo, Paralelo-Serial, Paralelo-Paralelo Conversor Série-Paralelo 43

44 Conversor Paralelo-Série Conversor Paralelo-Paralelo Contadores Seqüenciais Síncronos As máquinas seqüenciais síncronas se classificam quanto à forma da função de saída, em dois grandes tipos: - Máquina de Moore - Máquina de Mealy Veremos a seguir as equações que definem estas máquinas: 44

45 Máquina de Moore As equações que definem este tipo de circuito seqüencial síncrono são: Qi+1 = f (E,Qi) onde: f é a função próximo estado S = g (Qi) g é a função de saída Note que o estado futuro ( Qi+1 ) depende do valor atual das entradas e do estado em que o circuito se encontra. O valor das saídas (S), por outro lado, depende apenas do estado atual. O diagrama de blocos genérico desta máquina seria: Obs: - f e g são implementados usando lógica combinacional. - a memória (que em geral é um registrador) guarda o estado atual Qi. Ela é uma barreira temporal que, controlada pelo relógio ( clock ), impede a alteração do estado, e portanto das saídas, antes do tempo previsto. Note que a cada ciclo de relógio tem-se um novo Qi, e portanto, um novo Qi+1. Numa máquina de Moore, o futuro (Qi+1) não consegue modificar o presente (Qi) devido à barreira temporal. Quando chegar o tempo (clock), o presente se torna o passado e o futuro, presente Máquina de Mealy Suas equações são as seguintes: Qi+1 = f (Qi, E) onde f é função próximo estado S = g (Qi, E) g é função de saída A diferença desta máquina para a de Moore é que o valor das saídas (S) é função não somente do estado atual, mas também do valor instantâneo das entradas. A máquina de Mealy é útil nas aplicações em que a manifestação das entradas sobre as saídas não pode ser postergada até o próximo estado Qi+1 (isto é, as saídas devem reagir imediatamente a condições específicas das entradas). O diagrama de blocos genérico da máquina de Mealy é: 45

46 Aqui, o efeito das entradas faz parte do presente e manifestam-se imediatamente nas saídas (S). Pode inclusive haver mudanças nas saídas entre transições do relógio. Na máquina de Moore, o valor das saídas (S) é função somente do estado, só mudando junto com as mudanças do relógio (as transições ), ou seja, na máquina de Moore a ação das entradas (E) só será sentida no próximo estado, e de maneira indireta, já que E influi em Qi+1 e este determinará os próximos valores das saídas. Por isso, a máquina de Mealy pode produzir algumas saídas com avanço de até um ciclo de relógio em relação à máquina de Moore. Em geral, as máquinas de Mealy são mais econômicas e mas difíceis de se projetar. Exemplo de Máquina de Moore: Imaginemos um circuito digital que receba uma seqüência de entradas (valores numéricos) e que coloque na saída o maior dos valores recebidos até então. E (o vetor de entradas) terá 4 bits e será sempre positivo (variando, portanto, na faixa E = (0000) 2 = 0 até E = (1111) 2 = 15). S (o vetor de saídas) é uma variável do mesmo tipo de E (inteiro positivo representado em 4 bits). Para facilitar faremos S = Qi, isto é, o próprio valor do vetor de estado é a saída, tornando a função g trivial (a função identidade). A função f pode ser enunciada como: Se E>Qi { Qi = S} então Qi+1 = E {próximo valor de S será E} senão Qi+1 = Qi {próximo valor de S será o atual} Este circuito é conhecido como Comparador de Magnitude. Obs.: o sinal adicional RESET é uma entrada assíncrona, que serve para inicializar o circuito seqüencial (por exemplo, forçar o estado de RQ para (0000) 2 antes do início do funcionamento). - Supusemos RQ sensível à borda de subida de CK. - T = período do relógio ( clock ) = 1/f freqüência 46

47 A função f poderia ainda ser mais detalhada : CM = Comparador de Magnitude MUX = Multiplexador 2:1 Comparador : Se E >= Qi Então MAIOR = 1 Senão MAIOR = 0 Multiplexador : Se SELECT = 1 Então Qi+1=E Senão Qi+1=Qi 47

48 Projeto de Circuitos Contadores Síncronos Projeto de um contador Up/Down que conta : 48

49 Contador Up/Down de 3 Bits em Código Gray 49

50 3.12. Contadores Assíncronos Contadores Assíncronos já foram estudados no início da Sessão 3.7. Contadores. Ver abaixo: Contador de Módulo 2 n : 50

51 3.13. Codificadores, Multiplexadores, Comparadores Circuitos Decodificadores: São circuitos combinacionais de n entradas e 2 n saídas. Assim temos decodificadores 1x2, 2x4, 3x8, etc. Os decodificadores comerciais, em geral, possuem entrada(s) adicional(ais) de habilitação. A função deste componente é colocar uma saída em um nível lógico e todas as demais no nível lógico oposto, o primeiro nível sendo chamado de nível ativo e o segundo de nível inativo. Para cada uma das 2 n configurações de entrada, teremos uma saída específica no nível ativo e as demais no nível inativo, assim realizando-se a decodificação do valor instantâneo presente nas entradas. A(s) entrada(s) de habilitação serve(m) para permitir ao circuito realizar a função descrita acima (quando habilitado) ou bloquear o componente forçando todas as suas saídas para o nível lógico inativo. Esquema Geral de um Decodificador Decodificador 2 x 4 com saída ativa nível lógico alto: 51

52 (a) (b) Implementação de um Decodificador 2 para 4 com saída ativas em nível lógico alto, usando portas AND: (a) Tabela Verdade, (b) Circuito Lógico. Decodificador 2 x 4 com saída ativa nível lógico baixo: (a) (b) Implementação de um Decodificador 2 para 4 com saída ativas em nível lógico baixo, usando portas NAND: (a) Tabela Verdade, (b) Circuito Lógico. Decodificadores 3 x 8: 52

53 (a) (b) Diferentes implementações de circuitos decodificadores: (a) Um único nível lógico, (b) multinível. Circuitos Multiplexadores: I 1 Canais de informação de entrada I 2 I 3 MUX S Saída da informação multiplexada I N Entradas de Seleção Circuito lógico básico que efetua a função de um Multiplex de 2 canais: 53

54 I 0 I 1 A ==> Variável de Seleção S A S 0 I0 1 I1 Tabela Verdade Exercício: Projetar um Multiplex de 4 canais com a seguinte Tabela Verdade: A B S 0 0 I0 0 1 I1 1 0 I2 1 1 I3 Solução com Circuito Básico Gerador (que utiliza somente portas AND): B 54

55 Circuito Multiplex de 8 canais: P A. B. C 4 = P A. B. C 5 = P A. B. C 5 = P A. B. C 6 = P A. B. C 7 = Cuja Tabela Verdade: A B C Solução com Matriz de Duplo Encadeamento (que apresenta rápida resposta com um número menor de portas AND). Muito utilizado em circuitos Multiplex e em Memórias: 55

56 P0 P1 P2 P 3 P4 P5 P6 P 7 P 11 P8 P9 P10 P12 P13 P14 P 15 Circuitos Comparadores: Estudaremos aqui apenas um subconjunto dos circuitos comparadores, aqueles que trabalham com representações binárias de números inteiros sem sinal, pelo simples fato de não termos estudado ainda a aritmética binária e também porque representações numéricas mais elaboradas (complemento de 2, números em ponto flutuante, etc) usam extensões dos conceitos que estudaremos. a) Comparador de Igualdade: Este é um circuito com 2 vetores de entrada (os numerais a comparar) e uma saída, que estará em um nível lógico se os dois vetores representarem o mesmo inteiro positivo ou no nível lógico oposto, caso os números sejam diferentes. Como exemplo, tem-se a porta OU_Exclusivo. Assim um comparador de n bits pode ser construído assim: 56

57 Note que a saída de um OU_Exclusivo é 0 se suas 2 entradas forem iguais. Se as saídas de todas as n portas OU_Exclusivo acima forem 0, teremos S= 1, o que indica que A i = B i para todos os i valendo de [0, n-1]. b) Comparador de Magnitude: É um circuito um pouco mais complexo, e inúmeras soluções existem para sua implementação. Quando comparamos dois números, A e B três situações podem acontecer: A>B, A=B, A<B. Veremos aqui um comparador de 3 saídas binárias, Sa=b, Sa<b e Sa>b. Note o desperdício de configurações de saída (apenas 3 das 4 possíveis informações são usadas), que poderia ser minimizado se usássemos 2 linhas com valores codificados (00 A=B, 10 A>B e 01 B>A, por exemplo). O diagrama de blocos é o seguinte: A B Comparador de Magnitude Sa>b Sa=b Sa<b Ao invés de projetarmos um comparador de n bits, utilizaremos uma técnica muito empregada em processos de sistemas digitais, o projeto celular, um meio de modularizar os passos de projeto, que consiste em construir um circuito para executar a função desejada apenas sobre um bit de tal forma que n circuitos idênticos passam ser unidos para executar a função sobre um vetor de entrada de n bits. Para o nosso comparador, teremos uma célula com o seguinte formato padrão: Ai Bi Ea=b Sa=b Aa<b Célula Sa<b Ea>b i Sa<b (diagrama de blocos de uma célula genérica do Comparador de Magnitude) Ai e Bi são os bits de significância i das entradas. Ea=b, Ea<b, Ea>b são entradas da célula i, provenientes das saídas (Sa=b,Sa<b e Sa>b) da célula i-1 (se esta existir), e que indicam o resultado parcial da comparação dos primeiros i bits dos números (Ai-1 Ai-2.A0 e Bi-1 Bi-2.B0). 57

58 Sa=b, Sa<b, Sa>b são resultados da comparação dos vetores parciais AiAi-1 A1A0 e BiBi- 1 B1B0. Para a célula i= n-1, estas são as saídas do circuito comparador de n bits, pois An-1An-2 A1A0 e Bn-1Bn-2 B0 são os vetores de entrada completos. Projeto da célula i : Se Ai=Bi Sa=b = Ea=b Ou seja, apenas propaga o valor comparado nos (0 0) ou Sa<b = Ea<b i bits anteriores, sem mudar nada. (1 1) Sa>b = Ea>b Se Ai<Bi Sa=b = 0 (0 1) Sa<b = 1 Sa>b = 0 Se Ai>Bi Sa=b = 0 (1 0) Sa<b = 0 Sa>b = 1 Note: O processamento é serial, ou seja, a célula i" não pode operar antes da célula i-1, fornecer as entradas para ela; e a célula i gera as entradas da célula i+1 (não confundir com circuitos seqüenciais; este é puramente combinacional). O processamento se faz do bit menos significativo (A 0 e B 0 ) para o mais significativo (A n-1 B n-1 ). Para a primeira célula (i=0) devemos ligar as entradas Ea<b e Ea>b em 0, pois no início, nada foi comparado, logo, assumimos que nada é igual a nada, e fazemos Ea=b da célula 0 (bit menos significativo) igual a 1. Um diagrama lógico possível da célula é o seguinte: Sa=b = (Ai Bi).Ea=B Ea=b Ea<B + AiBi Sa<b = (Ai Bi). Ea<b Ea>b Sa>b = (Ai Bi). Ea>B +AiBi Ai=Bi Ai>Bi Ai<Bi Situação I : Ai=Bi Ai Bi = 1, Ai.Bi=0, Ai.Bi=0 58

59 Sa=b = Ea=b Sa<b = Ea<b Sa>b = Ea>b Situação II : Ai<Bi Ai Bi = 0, Ai.Bi=1, AiBi=0 Sa=b = 0 Sa<b = 1 Sa>b = 0 Situação III : Ai>Bi Ai Bi = 0, Ai.Bi=0, AiBi=1 Sa=b = 0 Sa<b = 0 Sa>b = 1 Construção de um Comparador de n Bits An-1 Bn-1 A1 B1 A0 B0 Sa=b Ea=b 1 Sa<b Célula Célula Célula n Ea<b 0 Sa>b Ea=b 0 59