3.a Aula Prática Projeto de Circuitos Sequenciais com FPGA. Projeto e simulação de um gerador de frequência

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1 3.a Aula Prática Projeto de Circuitos Sequenciais com FPGA Prof. Cesar da Costa Projeto e simulação de um gerador de frequência Muitas vezes, várias frequências de clock são necessárias em um circuito digital, por exemplo, 1 Hz, 10 Hz, 100 Hz, 1 khz etc. A geração dessas diversas frequências depende da divisão da frequência principal, que é gerada pelo oscilador a cristal de quartzo do kit de FPGA. Nos exercícios anteriores, quem tentou simular os circuitos contadores no kit de DE 2 de FPGA não conseguiu ver os LEDs do kit piscarem durante as experiências práticas, pois normalmente as frequências de kits de FPGAs são da ordem de 1 a 50 MHz, muito altas para serem percebidas pelo olho humano. Uma alternativa interessante seria gerar uma frequência de 1 Hz a partir da frequência principal de 50 MHz. Nesta prática vamos projetar e testar o funcionamento de um circuito divisor por 10, baseado em flip-flop JK, que, quando combinado em blocos, pode dividir por até 10exp 7 e obter uma frequência de 1 Hz, a partir de uma frequência de 10 MHz. O gerador de frequência projetado vai gerar frequências de 100 khz, 10 khz, 1 khz, 100 Hz, 10 Hz e 1 Hz. Assim, será necessário criar sete blocos de função do divisor por 10. Para criar um bloco divisor por 10, são utilizados cinco flip-flops TFF da biblioteca primitiva do software Quartus II. Ao término da prática, o leitor deve saber simular os resultados das saídas de um circuito digital divisor por 10 de acordo com as suas entradas, criar um arquivo de estímulos e interpretar o gráfico de formas de onda. A Tabela 3.16 apresenta a designação dos pinos do FPGA para o gerador de frequência.

2 A Figura 3.33 mostra o diagrama do circuito divisor por 10 síncrono. O leitor pode projetar outros circuitos divisores por 10, conforme a criatividade. Solução: 1. Crie o projeto divisor_ Crie o arquivo divisor_10.bdf. 3. Insira os componentes lógicos TFF, AND4, AND3, AND2, OR2, NOT e wire, o terminal de entrada e o terminal de saída do circuito. 4. Interligue os componentes lógicos do circuito, o terminal de entrada e o terminal de saída.

3 5. Identifique o nome do terminal Clkin para entrada e Clkout para a saída. 6. Compile e salve o projeto para verificar a existência de erros. 7. Se o compilador acusar algum erro, verifique as mensagens de erros, na parte inferior da janela, corrija os erros e compile novamente. 8. Faça a simulação do funcionamento do circuito. 9. Escolha a simulação funcional. 10. Escolha o arquivo Vector waveform. 11. Insira a entrada Clkin e a saída Clkout no Editor de Formas de Ondas. 12. Altere a propriedade da entrada para binário. 13. Selecione o tipo de estímulo para a entrada Clkin. 14. Selecione Count value (gerador de onda quadrada) para a entrada Clkin. 15. Teste o arquivo de sinais de estímulos criado. 16. Salve o arquivo divisor_10.vwf. 17. Inicie a simulação. O projeto é compilado e simulado. Se a compilação ocorrer sem nenhum erro, o resultado da simulação, saída Clkout, em função da entrada Clkin, é igual ao apresentado na Figura Analisando as formas de ondas da Figura 3.35, observa-se que a cada dez pulsos da entrada Clkin corresponde um pulso na saída Clkout. 18. Para criar um símbolo gráfico do divisor_10, na tela do editor gráfico, clique no menu File, escolha a opção Create/Update. Na janela aberta selecione a opção Create Symbol Files for Current File. Salve o arquivo como divisor_10. Clique em OK. A Figura 3.36 mostra o bloco divisor_10.

4 Figura Bloco lógico divisor_ Feche o projeto divisor_10. Crie o projeto gerador_frequência_1. Crie também o arquivo gerador_frequência_1.bdf e insira sete blocos de função divisor_10.bsf, o terminal de entrada e os terminais de saída do circuito. 20. Identifique o nome dos terminais Clkin para entrada de 1 MHz, 100 khz, 10 khz, 1 khz, 100 Hz, 10 Hz e 1 Hz para os terminais de saídas e os fios. Cuidado ao nomear os fios e os terminais de saídas, pois o software Quartus II não aceita espaço entre as letras que formam o nome do fio ou terminal; caso contrário, apresentará erro de compilação. A Figura 3.37 mostra os componentes lógicos, o terminal de entrada e os terminais de saídas interligados e identificados. 21. Repita os passos anteriores do 6 ao 15. Em seguida, salve o arquivo gerador_frequencia_1.vwf. Inicie a simulação. O projeto é compilado e simulado. Se

5 a compilação ocorrer sem nenhum erro, o resultado da simulação, as saídas 1MHz, 100kHz, 10kHz, 1KHz, 100Hz, 10Hz e 1Hz, em função da entrada Clkin, é igual ao apresentado na Figura Figura Resultado da simulação do arquivo gerador_frequencia_1. Analisando as formas de ondas da Figura 3.38, observa-se que a cada dez pulsos da entrada Clkin corresponde um pulso na saída 1MHz e as demais saídas não são visíveis na simulação em virtude da quantidade de pulsos. Para criar um símbolo gráfico do gerador de frequência_1, na tela do editor gráfico, clique no menu File, escolha a opção Create/Update. Na janela aberta selecione a opção Create Symbol Files for Current File. Salve o arquivo como gerador_frequência_1. Clique em OK. A Figura 3.39 mostra o bloco gerador_frequência_1. Figura 3.39 Bloco lógico gerador_frequência_1 Para simular o circuito no kit DE 2 de FPGA, os nomes dos terminais de entradas e saídas do circuito projetado devem ser associados com os pinos do FPGA utilizado, conforme a Tabela 3.16.

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