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Transcrição

1 VHDL Linguagem para Síntese de Circuitos Digitais José Miguel Vieira dos Santos SACP - José Miguel Vieira dos Santos - V2005 1

2 VHDL Linguagem de programação que permite: Sintetizar descrições de circuitos digitais Documentar circuitos Simular circuitos Historial Very High Speed Integrated Circuits (VHSIC) VHSIC Hardware Description Language (VHDL) -198x Norma IEEE: 1076 e 1164 (1987-R1993) Bibliografia: The Designer's Guide to VHDL, Peter J. Ashenden, Morgan Kaufmann Publishers, ISBN SACP - José Miguel Vieira dos Santos - V2005 2

3 Síntese Síntese é a realização de descrições de circuitos i.e. a criação de um circuito. VHDL permite sintetizar circuitos a 2 níveis Estrutural- esquemático ( gráfico) Comportamental- funcional, abstracto (alto-nível) Independente dos circuitos lógicos Particularmente útil para CPLD/FPGA Um circuito é descrito em VHDL por: Entity - descreve o componente como entidade (periferia) Architecture - descreve o conteúdo (função, interior) SACP - José Miguel Vieira dos Santos - V2005 3

4 Ex.1: Comparador de 4 bits -- COMP4 é um comp de 4 bits Entity COMP4 is Port ( a, b: in bit_vector ( 3 downto 0 ) ; igual: out bit ) ; End COMP4; Architecture Estrut_C4 of COMP4 is Begin igual <= 1 when (a = b) else 0 ; -- Log positiva (activa/1) End Estrut_C4 SACP - José Miguel Vieira dos Santos - V2005 4

5 Entity Descreve a caixa (os pinos) A informação é transportada por SIGNALS Cada Signal é declarado com um tipo (Type) Ports são casos particulares de Signals Ports - cada conexão ao exterior é um Port, e tem: Nome - único (dentro) Lista de propriedades MODE - identifica a direcção (in, out, bid) TYPE - identifica os valores que o Port pode assumir (0, 1, Z, etc) Em regra, um Port corresponde a um pino (ou grupo de) SACP - José Miguel Vieira dos Santos - V2005 5

6 Ports - propriedades Os MODE podem ser 4: IN - entra apenas OUT - apenas sai INOUT - bidireccional BUFFER - sai e é também realimentado para o interior Types BIT - pode tomar os valores 0 e 1 Bit-Vector - grupo de bits, cada um podendo ser 0 ou 1. Integer - inteiros, útil para contagens, decisões de fluxo Bolean - pode tomar valores TRUE ou FALSE Enumerated - pode ser definido pelo utilizador. SACP - José Miguel Vieira dos Santos - V2005 6

7 IEEE 1076 TYPES Ex: SIGNAL a: BIT_VECTOR(0 TO 3); -- e.g. ascending range SIGNAL b: BIT_VECTOR(3 DOWNTO 0); -- e.g. descending range a <= "0101"; b <= "0101"; Equivalente a: a(0) = '0'; a(1) = '1'; a(2) = '0'; a(3) = '1'; b(0) = '1'; b(1) = '0'; b(2) = '1'; b(3) = '0'; VHDL é uma linguagem restritiva strongly typed language Um signal não pode ser ligado/atribuído a outro signal de type diferente SACP - José Miguel Vieira dos Santos - V2005 7

8 IEEE 1164 TYPES O standard logic package define 9 type Unresolved_logic TYPE std_ulogic IS ( U, -- Uninitialised X, -- Forcing Unknown 0, -- Forcing 0 1, -- Forcing 1 Z, -- High Impedance W, -- Weak Unknown L, -- Weak 0 H, -- Weak Don t care ); SACP - José Miguel Vieira dos Santos - V2005 8

9 IEEE 1164 TYPES (cont.) Os seguintes types derivam de std_ulogic: std_ulogic_vector Grupo de sinais std_ulogic std_logic A versão resolvida /definida de std_ulogic Resolução: define caso de sinais alimentados por mais que 1 saída std_logic_vector Grupo de std_logic VHDL é independente dos caracteres M/m (case indep/) SACP - José Miguel Vieira dos Santos - V2005 9

10 Exemplo2 - Entidade Descrição VHDL de uma black-box : LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY black_box IS PORT ( clk, rst: IN std_logic; d: IN std_logic_vector(7 DOWNTO 0); q: OUT std_logic_vector(7 DOWNTO 0); co: OUT std_logic); END black_box; MODE TYPE BLACK_BOX rst q[7:0] d[7:0] co clk SACP - José Miguel Vieira dos Santos - V

11 Exemplo 5 Escreva uma entity declaration para o circuito indicado: Port D is a 12-bit bus, input only Port OE and CLK are each input bits Port AD is a 12-bit, three-state bidirectional bus Port A is a 12-bit bus, output only Port INT is a three-state output Port AS is an output also used internally Circuito_a d[11:0] oe clk ad[11:0] a[11:0] int as SACP - José Miguel Vieira dos Santos - V

12 Exemplo.5 - solução LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY Circuito_a IS PORT ( d: IN std_logic_vector(11 DOWNTO 0); oe, clk:in std_logic; ad: INOUT std_logic_vector(11 DOWNTO 0); a: OUT std_logic_vector(11 DOWNTO 0); int: OUT std_logic; as: BUFFER std_logic); END Circuito_a ; Circuito_a -- Palavras reservadas a bold. -- VHDL não distingue m/m -- (not case sensitive) -- clock, Clock, CLOCK são -- o mesmo signal d[11:0] oe clk ad[11:0] a[11:0] int as SACP - José Miguel Vieira dos Santos - V

13 Exemplo 6 Escrever a entity declaration para o seguinte: Port EN, LD and CLK are input only Port A is a 4-bit bus, input only Port W is an output only Port X is a 12-bit three-state bidirectional bus Port Y is an output that is also used internally Port Z is a three-state output Circ_ex1 en ld clk a[3:0] w x[11:0] y z SACP - José Miguel Vieira dos Santos - V

14 Exemplo 6: Solução LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY Circ_ex1 IS PORT ( clk, ld, en: IN std_logic; a: IN std_logic_vector(3 DOWNTO 0); w: OUT std_logic; x: INOUT std_logic_vector(11 DOWNTO 0); y: BUFFER std_logic; z: OUT std_logic); END Circ_ex1 ; en ld clk a[3:0] w x[11:0] y z SACP - José Miguel Vieira dos Santos - V

15 Declaração de Ports Ter em conta a legibilidade; originalmente lógica discreta MODE Por defeito: IN Não ligar dois OUT BUFFER semelhante a OUT Obriga a usar saídas que permitam realimentação (interna) Todas nas Altera 3064, 7128 e 10KXX. Útil para contadores. BUFFER não permite bidireccionalidade (no VHDL original) Tem de ser utilizada nos dois sentidos INOUT pode substituir BUFFER em todas as declarações Impede optimização de recursos e dificulta leitura. TYPE std_ulogic; std_logic; arrays (vectores) SACP - José Miguel Vieira dos Santos - V

16 Standard VHDL operators Logical - defined for type STD_LOGIC, STD_LOGIC_VECTOR, BOOLEAN AND OR XOR NOT Relational - defined for types STD_LOGIC, STD_LOGIC_VECTOR, INTEGER = (equal to) /= (not equal to) < (less than) <= (less than or equal to) > (greater than) >= (greater than or equal to) SACP - José Miguel Vieira dos Santos - V

17 Standard VHDL operators (cont.) Unary Arithmetic - defined for type INTEGER - (arithmetic negate) Arithmetic - defined for type INTEGER, STD_LOGIC + (addition) - (subtraction) Concatenation - defined for types STRING & STRING is any sequence of characters BIT_VECTOR is an example of a STRING SACP - José Miguel Vieira dos Santos - V

18 VHDL: Operadores Lógicos Operadores lógicos não têm precedência A or B and C -- origina erro São necessários parêntesis A or (B and C) (A or B) and C SACP - José Miguel Vieira dos Santos - V

19 Architecture A Architecture é associada a uma Entity VHDL permite 2 estilos de descrição funcional Structural - estrutural, descreve a estrutura interna da caixa Tende a recorrer aos componentes lógicos, ligações, blocos Behavioral - comportamental, enuncia funcionamento esperado Forma algorítmica, abstracta. Evita lidar com os componentes Mais compacta Mais legível Melhor portabilidade Permite combinação dos estilos Ex: Abstract ( high-level ) descriptions IF a = b THEN state <= state5; Boolean equations x <= (a OR b) AND c; SACP - José Miguel Vieira dos Santos - V

20 Ex7: Comp-4 bits - Fluxo de dados Fluxo de dados (RTL ou Data-flow) ENTITY comp4 IS PORT (a, b: IN BIT_VECTOR (3 DOWNTO 0); igual: OUT BIT); END comp4; ARCHITECTURE c4_df OF comp4 IS BEGIN igual <= 1 WHEN (a=b) ELSE 0 ; -- igualdade activa igual END c4_df ; SACP - José Miguel Vieira dos Santos - V

21 Ex8: Comp-4b - todos estados definidos ENTITY comp4 IS PORT ( a, b: IN STD_LOGIC_VECTOR (3 DOWNTO 0); igual: OUT STD_LOGIC ); END comp4; ARCHITECTURE c4_detalhe OF comp4 IS BEGIN comp: PROCESS (a, b) BEGIN IF a=b THEN igual <= 1 ; ELSE igual <= 0; -- todos os comportamentos especificados END IF; END PROCESS comp; END c4_detalhe; SACP - José Miguel Vieira dos Santos - V

22 Ex9: Comp-4b - valor por defeito ENTITY comp4 IS PORT ( a, b: IN STD_LOGIC_VECTOR (3 DOWNTO 0); igual: OUT STD_LOGIC ); END comp4; ARCHITECTURE c4_atrib OF comp4 IS BEGIN comp: PROCESS (a, b) BEGIN igual <= 0 ; -- atribuição por defeito; localização rígida IF a=b THEN igual <= 1 ; END IF; END PROCESS comp; END c4_atrib ; SACP - José Miguel Vieira dos Santos - V

23 Process: exemplo Example of statements within a Process: s a(3 DOWNTO 0) b(3 DOWNTO 0) x(3 DOWNTO 0) mux: PROCESS (a, b, s) BEGIN IF s = '0' THEN x <= a; ELSE x <= b; END IF; END PROCESS mux; µ The logic within a process can be registered or combinatorial SACP - José Miguel Vieira dos Santos - V

24 VHDL: processamento temporal Dois tipos de statements - essencialmente para simulação Sequential Statements within a process are sequential statements and evaluate sequentially in terms of simulation Concurrent Statements outside of a process evaluate concurrently (em //) => more than one process can be active at any given time Active processes are evaluated concurrently Ex: inc <= 0 inc <= 1 SACP - José Miguel Vieira dos Santos - V

25 Processos: atribuição sequencial Ex: inc <= 0 inc <= 1 Fora de Process Se type bit: erro na síntese Dentro de Process Se type bit: inc = 1 Se type std_logic inc <= X para simulação Erro para síntese SACP - José Miguel Vieira dos Santos - V

26 Concurrent statements Concurrent statements include boolean equations -- Examples of boolean equations x <= (a AND (NOT sel1)) OR (b AND sel1); g(0) <= NOT (y AND sel2); conditional assignments (i.e., when...else...) instantiations -- Examples of conditional assignments y <= d WHEN (sel1 = '1') ELSE c; g(1) <= '0' WHEN (x = '1' AND sel2 = '0') ELSE '1'; -- Example of instantiation inst1: mand GENERIC MAP (1, 2) PORT MAP (g, h); inst2: minv GENERIC MAP (1) PORT MAP (h, f); SACP - José Miguel Vieira dos Santos - V

27 Sequential statements: The Process Statements within a process are evaluated sequentially in terms of simulation A Process can be either active (awake) or inactive (asleep) A Process typically has a sensitivity list ex: PROCESS (clock, enable) Normally assyncronous signals Usually detect transitions (clk event) When a signal in the sensitivity list changes value, the process becomes active All signal assignments occur at END PROCESS statement in terms of simulation time The Process then becomes inactive SACP - José Miguel Vieira dos Santos - V

28 Controlo de programa Controlo de fluxo WITH- SELECT- WHEN WHEN - ELSE (ELSIF) Decisões If-THEN-ELSE CASE-WHEN SACP - José Miguel Vieira dos Santos - V

29 Ex10: Controlo fluxo- WITH-SELECT-WHEN ENTITY selsig IS PORT ( d0, d1, d2, d3 : IN STD_LOGIC; s : IN INTEGER RANGE 0 TO 3; output : OUT STD_LOGIC ); END selsig; ARCHITECTURE maxpld OF selsig IS BEGIN WITH s SELECT -- cria mux 4-1 output <= d0 WHEN 0, d1 WHEN 1, d2 WHEN 2, d3 WHEN 3; END maxpld; SACP - José Miguel Vieira dos Santos - V

30 Ex11: Descodificador BCD-7seg: Entidade -- file: decoder.vhd -- LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY decoder IS PORT( digit: IN std_logic_vector(3 DOWNTO 0); leds: OUT std_logic_vector(7 DOWNTO 0)); END decoder; SACP - José Miguel Vieira dos Santos - V

31 EX11: Decod.BCD-7seg - Arquitectura ARCHITECTURE archdecoder OF decoder IS BEGIN -- 7 segment display decoder, the segment order is a,b,c,d,e,f,g,dp dec:process (digit) BEGIN CASE digit IS WHEN "0000" => leds <= " "; WHEN "0001" => leds <= " "; WHEN "0010" => leds <= " "; WHEN "0011" => leds <= " "; WHEN "0100" => leds <= " "; WHEN "0101" => leds <= " "; WHEN "0110" => leds <= " "; WHEN "0111" => leds <= " "; WHEN "1000" => leds <= " "; WHEN "1001" => leds <= " "; WHEN "1010" => leds <= " "; WHEN "1011" => leds <= " "; WHEN "1100" => leds <= " "; WHEN "1101" => leds <= " "; WHEN "1110" => leds <= " "; WHEN "1111" => leds <= " "; WHEN OTHERS => leds <= " "; END CASE; END PROCESS dec; END archdecoder; SACP - José Miguel Vieira dos Santos - V

32 Ex12: Comp4 - Arch. Behavioral -- COMP4 é um comp de 4 bits Entity COMP4 is Port ( a, b: in std_logic_vector (3 downto 0) ; igual: out std_logic ) ; End COMP4; Architecture Comport_C4 of COMP4 is Begin comp: process (a,b) begin if a=b then igual <= 1 else igual <= 0 ; end if; end process comp; End Comport_C4 -- COMP4 é um comp de 4 bits Entity COMP4 is Port ( a, b: in bit_vector ( 3 downto 0 ) ; End COMP4; igual: out bit ) ; Architecture Estrut_C4 of COMP4 is Begin igual <= 1 when (a = b) else 0 ; -- Log positiva End Estrut_C4 SACP - José Miguel Vieira dos Santos - V

33 Projecto com Registos Há dois métodos de criar flip-flops Instanciar (definir, declarar) o flip-flop Ou outro componente que contenha o flip-flop Usar um processo sensível à transição (edge) do clock d q clock SACP - José Miguel Vieira dos Santos - V

34 FF activo por nível CLK (Latch) ENTITY reginf IS PORT ( d, clk, [clr, pre, load, data] : IN STD_LOGIC; q : OUT STD_LOGIC ); END reginf; d q clk -- Registo com Clock activo-a-1 PROCESS BEGIN WAIT UNTIL clk = '1'; q <= d; END PROCESS; -- Registo com Clock activo-a-0 PROCESS BEGIN WAIT UNTIL clk = '0'; q <= d; END PROCESS; SACP - José Miguel Vieira dos Santos - V

35 Ex13: FF - D (descrição comportamental) LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY registo1 IS PORT ( d, clock: IN std_logic; q: OUT std_logic); END registered; ARCHTECTURE arc_reg OF registo1 IS BEGIN ff1: PROCESS (clock) BEGIN IF clock'event AND clock = '1 -- verifica só no THEN q <= d; -- flanco ascendente END IF; END PROCESS ff1; END arc_reg; SACP - José Miguel Vieira dos Santos - V

36 Ex14: Contador ARCHITECTURE a OF counters IS BEGIN -- Enable counter PROCESS (clk) VARIABLE cnt : INTEGER RANGE 0 TO 255; BEGIN IF (clk'event AND clk = '1') THEN IF enable = '1' THEN END IF; END IF; qa <= cnt; END PROCESS; cnt := cnt + 1; SACP - José Miguel Vieira dos Santos - V

37 Ex15: Synchronous clear counter PROCESS (clk) BEGIN VARIABLE cnt : INTEGER RANGE 0 TO 255; IF (clk'event AND clk = '1') THEN END IF; IF clear = '0' THEN cnt := 0; ELSE cnt := cnt + 1; END IF; qc <= cnt; END PROCESS; SACP - José Miguel Vieira dos Santos - V

38 Ex16: Synchronous load counter PROCESS (clk) BEGIN VARIABLE cnt : INTEGER RANGE 0 TO 255; IF (clk'event AND clk = '1') THEN END IF; IF ld = '0' THEN cnt := d; ELSE cnt := cnt + 1; END IF; qb <= cnt; END PROCESS; SACP - José Miguel Vieira dos Santos - V

39 Ex17: Up/down counter PROCESS (clk) VARIABLE cnt : INTEGER RANGE 0 TO 255; VARIABLE direction : INTEGER; BEGIN IF (up_down = '1') THEN direction := 1; ELSE direction := -1; END IF; IF (clk'event AND clk = '1') THEN cnt := cnt + direction; END IF; qd <= cnt; END PROCESS; SACP - José Miguel Vieira dos Santos - V

40 library ieee; use ieee.std_logic_1164.all; entity counter is port( clk, reset, load: in std_logic; data: in std_logic_vector(3 downto 0); count: buffer std_logic_vector(3 downto 0)); end counter; Ex18: Contador Up-Load 4bits use work.std_arith.all; architecture archcounter of counter is begin upcount: process (clk) begin if (clk'event and clk= '1') then if load = '1' then count <= data; else count <= count + 1; end if; end if; end process upcount; end archcounter; SACP - José Miguel Vieira dos Santos - V

41 Ex19: Synchronous load enable counter PROCESS (clk) BEGIN VARIABLE cnt : INTEGER RANGE 0 TO 255; IF (clk'event AND clk = '1') THEN END IF; IF ld = '0' THEN cnt := d; ELSE IF enable = '1' THEN END IF; END IF; qe <= cnt; END PROCESS; cnt := cnt + 1; SACP - José Miguel Vieira dos Santos - V

42 Ex20: Enable up/down counter PROCESS (clk) BEGIN VARIABLE cnt : INTEGER RANGE 0 TO 255; VARIABLE direction : INTEGER; IF (up_down = '1') THEN ELSE END IF; direction := 1; direction := -1; IF (clk'event AND clk = '1') THEN END IF; IF enable = '1' THEN END IF; qf <= cnt; END PROCESS; cnt := cnt + direction; SACP - José Miguel Vieira dos Santos - V

43 VHDL - Resumo VHSIC* Hardware Description Language Very Hard Difficult Language Linguagem modular de programação em alto nível Pode ser criada com qualquer editor de texto Editor do MAX+PLUS II sensível ao contexto e usa cores VHDL Design Files (*.vhd) com sintaxes 1987 ou de 1993 VHDL Design Files permitem programar os UPLD Depois de compiladas, simuladas e depuradas *- Very High Speed Integrated Circuit SACP - José Miguel Vieira dos Santos - V

44 Modos de escrita: VHDL não distingue modos Todas as declarações legais são tratadas O projectista pode utilizar o que for mais conveniente Descrições: Estruturais: lógicas Comportamentais: maior abstracção e portabilidade RTL: Register Transfer Level SACP - José Miguel Vieira dos Santos - V

45 Síntese e Simulação Síntese = Projectar (Designing) Simulação = Modelar (Modelling) Código para projecto é sempre simulável Inverso não é verdade Algumas directivas temporais ou de sequenciamento não são aplicáveis. Compilador ignora-as na síntese Resultado global pode não ser o desejado (tempos de simulação diferentes reais) Ex: ARCHITECTURE modelo1 OF 2_gates IS x <= a AND b AFTER 5ns; y <= NOT b; END modelo1; SACP - José Miguel Vieira dos Santos - V

46 RAM (e ROM) Implementada nas FLEX 10K a partir da libraria parametrizada (LPM= Lib. of Parametrize Modules) Dependentes da tecnologia Escaláveis (parametrizáveis) Noutras famílias utilizar FF (D) As LPM são construídas com megafunctions SACP - José Miguel Vieira dos Santos - V

47 Megafunções para RAM/ROM no MP2 Nome Descrição lpm_ram_dq Synchronous or asynchronous RAM with separate input and output ports lpm_ram_io Synchronous or asynchronous RAM with a single I/O port lpm_rom Synchronous or asynchronous ROM csdpram Cycle-shared dual-port RAM csfifo Cycle-shared first-in first-out (FIFO) buffer Os parâmetros definem as características finais SACP - José Miguel Vieira dos Santos - V

48 Ex: RAM 256x8 dual-port ENTITY ram256x8 IS PORT( data: IN STD_LOGIC_VECTOR (DATA_WIDTH-1 DOWNTO 0); address: IN STD_LOGIC_VECTOR (ADDR_WIDTH-1 DOWNTO 0); we, inclk, outclk: IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR (DATA_WIDTH - 1 DOWNTO 0)); END ram256x8; LIBRARY ieee; USE ieee.std_logic_1164.all; LIBRARY lpm; USE lpm.lpm_components.all; LIBRARY work; USE work.ram_constants.all; ARCHITECTURE example OF ram256x8 IS BEGIN inst_1: lpm_ram_dq GENERIC MAP (lpm_widthad => ADDR_WIDTH, lpm_width => DATA_WIDTH) PORT MAP (data => data, address => address, we => we, inclk => inclk, outclk => outclk, q => q); END example; SACP - José Miguel Vieira dos Santos - V

49 Megafunções e LPMs Gates lpm_and lpm_inv lpm_bustri lpm_mux lpm_clshift lpm_or lpm_constant lpm_xor lpm_decode mux busmux Arithmetic Components lpm_abs lpm_counter lpm_add_sub lpm_mult lpm_compare Outras Funções clklock pll ntsc Storage Components csfifo lpm_ram_dq csdpram lpm_ram_io lpm_ff lpm_rom lpm_latch lpm_dff lpm_shiftreg lpm_tff MegaCore Functions a16450 a8255 a6402 fft a6850 rgb2ycrcb a8237 ycrcb2rgb a8251 SACP - José Miguel Vieira dos Santos - V

50 Componentes File: Package Library Conteúdo maxplus2.vhd maxplus2 altera MP II primitivas, algumas megafunctions de VHDL. megacore.vhd megacore altera Megafunctions pre-testadas (diversos projectos) std1164.vhd std_logic_1164 ieee Norma que descreve ligações e data types para modelação em VHDL std1164b.vhd bem como STD_LOGIC e STD_LOGIC_VECTOR types. lpm_pack.vhd lpm_components lpm LPM megafunctions definidas em VHDL. arith.vhd std_logic_arith ieee Types SIGNED e UNSIGNED, aritmética e funções de comparação arithb.vhd para types SIGNED e UNSIGNED. Funções de conversão CONV_ INTEGER, CONV_SIGNED, CONV_UNSIGNED. signed.vhd std_logic_signed ieee Funções q permitem ao MP2 aceder a types STD_LOGIC_VECTOR signedb.vhd como SIGNED types. unsigned.vhd std_logic_unsigned ieee Funções q permitem ao MP2 aceder a types STD_LOGIC_VECTOR unsignedb.vhd como UNSIGNED types. SACP - José Miguel Vieira dos Santos - V

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52 Ex.4: Entity+Architecture LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY logic IS PORT ( a: IN std_logic_vector(1 DOWNTO 0); b: IN std_logic; d: OUT std_logic); END logic; USE my_work.all; ARCHITECTURE archlogic OF logic IS SIGNAL c: std_logic_vector(0 TO 0); BEGIN g1: and GENERIC MAP (1, 2) PORT MAP (a, c); d <= b NOR c(0); END archlogic; a(0) a(1) b Behavioural g1 Structural LOGIC c SACP - José Miguel Vieira dos Santos - V d