Projecto Low-Power. Onde se consome energia?

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1 Projecto Low-Power Importância redução de custos (package, fonte alimentação, ventilação,...) poupança de energia (protecção ambiental) autonomia de equipamentos portáteis (telemóveis, GPS, PDAs,...) tecnologia dos acumuladores também é importante limitação da temperatura de funcionamento dos CIs (fiabilidade) 1,2 MTBF Evolução 1 0,8 0,6 0,4 0, nos últimos 15 anos a energia consumida por processadores de elevado desempenho aumentou cerca de 1000 vezes! TEMP 79 Onde se consome energia? Em tecnologia CMOS Potência média consumida: Ptotal = Pswitch+Pleak+Pshort Pswitch motivada pela carga e descarga de capacidades de carga depende da capacidade de carga, V dd e actividade de comutação minimizar Pswitch é um problema de projecto! V dd C L 0.7µ Pleak devida às correntes de fugas dos transistores no estado off depende da tecnologia (V Tn, V Tp ) e dos níveis V IH e V IL em processos deep-submicron esta fatia torna-se mais importante V dd C L Pshort devida aos curto-circuitos (NMOS+PMOS) nas transições depende dos tempos de transição e de V dd V dd C L 80

2 Como se pode reduzir o consumo? Pswitch representa uma componente importante em tecnologia CMOS com a redução da tecnologia perde importância face a Pleak princípios gerais de projecto para minimizar Pswitch: reduzir a tensão de alimentação reduzir a capacidade que cada saída tem de carregar e descarregar reduzir o número de vezes que ocorrem cargas e descargas Pleak e Pshort determinada pelos parâmetros físicos da tecnologia Pleak é proporcional ao número de transístores é importante minimizar o número de portas lógicas! Pshort também é minimizada quando se minimiza Pswitch 81 Princípios de projecto low power Pswitch motivada pela carga e descarga das capacidades Pswitch = α. C L.V dd2.f clk C L = capacidade de carga V dd = tensão de alimentação α = número médio de transições por período de clk f clk = frequência de comutação de clk α. C L = C efectiva capacidade efectiva vista pelo circuito V dd V dd 2 E PMOS =0.5C L.V dd (dissipada) E NMOS =0.5C L.V 2 dd (dissipada) C L 2 E CL =0.5C L.V dd (armazenada) C L transição 0-1 transição

3 Princípios de projecto low power reduzir Pswitch reduzir a tensão de alimentação Vdd de 5V para 3.3V reduz Pswitch para 43% de 3.3V para 1.8V reduz Pswitch para 30% de 5V para 1.2V reduz Pswitch para apenas 5.8%! baixar C efectiva = α. C L reduzir a actividade de comutação (α) baixar a frequência de relógio (usar gated clocks) transições devidas à propagação em circuitos combinacionais, glitches função lógica, topologia do circuito distribuição estatística dos dados reduzir a capacidade de carga CL reduzir o fanout ou as características físicas dos circuitos a jusante 83 Princípios de projecto low power Actividade de comutação (α) Função lógica minimizar a probabilidade de transição Uma porta NOR com entradas igualmente prováveis P(0->1) = P(1->0) = p(1)*p(0) = 1/4*3/4 = 3/16 = 0.19 P(0->0) = 3/4* 3/4 = 9/16 P(1->1) = 1/4 * 1/4 = 1/16 Para uma porta XOR P(1->0) = P(0->1) = 1/2 * 1/2 = 1/4 = 0.25 P(0->0) = P(1->1) = 1/2 * 1/2 = 1/4 = 0.25 análise estatística dos sinais a processar as entradas não têm (em geral) iguais probabilidades de transição 84

4 Princípios de projecto low power Análise estática actividade dos nós internos depende da topologia do circuito ((A.B).C).D tem menor actividade de comutação do que (A.B).(C.D) (assumindo entradas com probabilidades iguais) A B C D O 1 O2 A O 1 F=((A.B).C).D B C D O 2 F=(A.B).(C.D) O1 O2 P(0->1) cascata 3/16=0.19 7/64=0.11 P(0->1) árvore 3/16=0.19 3/16= Princípios de projecto low power Comportamento dinâmico (devido aos atrasos) glitches provocam transições adicionais nos circuitos a jusante AND de 4 entradas implementado como ((A.B).C).D devido ao atraso de cada AND, 1110->1011 provoca um glitch AND de 4 entradas implementado como (A.B).(C.D) Se o circuito for balanceado, 1110->1011 não provoca glitches A B C D O 1 O2 F=((A.B).C).D A B C D F=(A.B).(C.D) 86

5 Redução de Vdd Pswitch depende do quadrado de Vdd mas o tempo de atraso aumenta com a redução de Vdd: Como compensar o aumento de Td? Optimizações arquitecturais Aumentar o paralelismo Pipelining Estratégia: fazer o circuito o mais rápido possível reduzir Vdd para atingir a rapidez desejada 87 Exemplo: Optimizações arquitecturais Tensão de alimentação: Vdd ref =5V Atraso máximo: 25ns (somador e comparador) Período de relógio admissível: 25ns (f ref =1/25ns) Capacidade efectiva total: C ref Potência consumida: P ref = ½ C ref.vdd ref 2.f ref Para obter o máximo desempenho não é possível reduzir Vdd (diminui f ref ) 88

6 Arquitectura paralela O mesmo desempenho com Tp=50ns Vdd par = 0.58Vdd ref (2.9V) C par = 2.15C ref (um pouco mais de 2 devido às ligações adicionais) P par = ½. (2.15C ref ).(0.58Vdd ref ) 2 f ref /2 0.36P ref 89 Arquitectura pipelined máximo desempenho atingido com Tp=12.5ns (para o somador e comparador) O mesmo desempenho é obtido duplicando o período de relógio (f pipe =f ref ) Vdd pipe = 0.58Vdd ref (2.9V) C pipe = 1.15C ref (um pouco mais de 2 devido às ligações adicionais) P pipe = ½. (1.15C ref ).(0.58Vdd ref ) 2 f ref 0.39P ref 90

7 Paralela vs. pipelined A potência é reduzida cerca de 2.5X versão pipelined ligeiramente pior, mas há muitas aproximações... A solução pipelined apresenta um custo mais baixo no entanto partiu-se de um pressuposto irreal : conseguir duplicar fclk O desempenho não é exactamente igual na versão pipelined há uma latência de 2 ciclos de relógio na versão paralela não há latência (combinacional) 91 Paralela e pipelined O somador e comparador podem ter tempos de propagação de ¼ do valor inicial f pp = f ref / 2 Vdd pipe = 0.4Vdd ref (2.0V) C pipe = 2.5C ref P pipe = ½. (2.5C ref ).(0.4Vdd ref ) 2 f ref / 2 0.2P ref 92

8 Resumo 93 Princípios de projecto low power Potência devido aos curto-circuitos (Pshort) condução simultânea do PMOS e NMOS durante a comutação depende dos tempos de transição e V dd significativa quando os tempos de transição nas entradas são muito maiores do que os tempos de transição nas saídas com tempos de transição nas entradas e saídas aproximadamente iguais Pshort < 0.1 Pswitch Potência devido às correntes de fugas (Pleak) depende directamente de V dd condução dos transístores no estado off corrente de fugas devida à polarização inversa drain-bulk fugas no canal devidas à corrente de subthreshold 94

9 Low-power optimizações ao nível RTL As maiores fontes do consumo em arquitecturas RTL: glitches transições propagadas pelos circuitos combinacionais actividade de partes de circuitos que não estão em utilização Técnicas automáticas para minimizar os glitches não são robustas, resultados podem ser anulados por optimizações posteriores Inserção automática de blocos para gestão de potência ganhos importantes na redução do consumo à custa de aumentos significativos de área Técnicas básicas de projecto low-power em RTL explorar a partilha de recursos (partilhar ou não partilhar) gestão dinâmica de energia (deixar trabalhar só quem vai fazer algo útil!) 95 Síntese do datapath - unidades funcionais Unidades funcionais do datapath operadores aritméticos operandos inteiros, vírgula fixa ou vírgula flutuante operadores com constantes, mais eficientes do que operadores genéricos operadores lógicos, manipulação de bits funções lógicas, rotações, deslocamentos, bitreverse operadores específicos de uma aplicação A*B-(C+D), x[k]*x[k+t1]*x[k+t2] Numa abordagem top-down (HDL+síntese) operadores inferidos e construídos no processo de síntese nem todos os operadores disponíveis FPGA Express suporta apenas divisões entre constantes (!) arquitecturas dos operadores com poucas alternativas FPGA Express só constrói multiplicadores unsigned 96

10 Somadores e subtractores ripple carry propagação do carry limita a rapidez de cálculo resultado garantido após o maior tempo de propagação do carry carry select somador dividido em secções, cada secção contém 2 somadores de k bits exemplo: somador de 12 bits em secções de 4 bits: C 11 S 11-8 C 11,1 C 11,0 Kay Hwang, Computer Arithmetic - Principles, Architecture and Design, John Wiley & Sons, 1990 A 11-8 B bit add 4 bit add 1 0 S 7-4 C 7,1 C 7,0 A 7-4 B bit add 4 bit add A 11-8 B 11-8 C 3,1 A 7-4 B 7-4 C 3,0 CS CS C C 7,1 C 7 4 C 7,0 1 0 S 3-0 C 3,1 C 3,0 C 3,1 C 3,0 A 3-0 B bit add 4 bit add A 3-0 B C Somadores e subtractores (cont.) carry generate, propagate, lookahead generate G i = A i. B i significa que o carry é gerado no andar i propagate P i = A i B i significa que o andar i propaga o carry que lhe chega equações do somador escrevem-se S i = A i B i C i-1 = P i C i-1 C i = A i.b i + A i.c i-1 + B i.c i-1 = A i.b i + (A i B i ). C i-1 = G i + P i.c i-1 os carry de todos os andares podem ser obtidos em paralelo C k = G k + G k-1.p k + G k-1.p k-1.p k C -1.P 0.P 1.P k 98

11 Somadores e subtractores (cont.) somadores assíncronos tempo de propagação depende dos operandos circuitos para detectar que a propagação do carry está concluída somador de 32 bits: média de 5 bits de carry (6 para somador de 64 bits) tempo pior é igual ou pior do que um somador ripple carry subtractores em complemento para dois basta complementar o subtractor trocar todos os bits (com XOR) e adicionar 1 fazendo C -1 =1 melhor implementação depende da tecnologia em FPGAs XC4000 e usando fast carry logic, um ripple carry do que carry select ou lookahead carry arquitecturas mais eficientes com portas complexas CMOS ou transistores 99 Multiplicação binária multiplicação de números com sinal x sem sinal 1101 (13) 0101 (5) 1101 complemento para dois (-3) (5) (65-15) facilmente tratados com representação em sinal e magnitude o produto é negativo se os operandos tiverem sinais diferentes positivo caso contrário custo: complementar os operandos e o resultado 100

12 Multiplicador iterativo (shift-add) multiplicando=md[m-1:0], multiplicador=mr[n-1:0] Acc[m+n:0] = 0 para cada bit k do multiplicador desde 0 até n-1 se Mr k = = 1 Acc[m+n:n] = Acc[m+n-1:n] + Md[m-1:0] Acc = Acc >> 1 produto = Acc[m+n-1:0] exemplo: Md Mr k Mr k Acc oper add shift add shift add shift add shift 101 Multiplicador shift-add implementação em cada ciclo, os m+1 bits do produto parcial são carregados em Acc o resultado parcial é deslocado para o registo que contém inicialmente Mr shr ld Acc shr ld n Mr Mr 0 ld Md m m+1 m n m bit adder P[m+n-1:0] 102

13 Multiplicação binária em complemento para dois se só for negativo o multiplicando basta estender o sinal dos produtos parciais extensão de sinal 1101 x (-3) (5) (-15) 103 Multiplicação binária em complemento para dois se o multiplicador for negativo basta subtrair o último produto parcial (é igual a zero se for positivo) recordando a representação de números em complemento para dois para um número positivo com m bits se for negativo valor(x) = 0 + X m-2.2 m X X valor(x) = -2 m + 2 m-1 + X m-2.2 m X X para os dois casos valor(x) = - X m-1.2 m-1 + X m-2.2 m X X bit de sinal X m-1 tem peso -2 m-1 104

14 Multiplicação binária em complemento para dois se o multiplicador for negativo se o multiplicador for positivo, o último produto parcial é zero! e se ambos negativos extensão de sinal 0101 x x (5) (-3) (-15) (-3) (-3) (+9) implementação: fácil incluir no multiplicador shift-add! somar os 3 produtos parciais subtraír o último produto parcial somar os 3 produtos parciais subtraír o último produto parcial 105 Multiplicador shift-add avaliação de k bits do multiplicador de cada vez (não sobrepostos) número de ciclos reduzido k vezes (shift de k bits de cada vez) exemplo para k=2 Mr1 Mr0 somar a Acc Md Md Md+Md aumento da complexidade do somador é necessário somar 3.Md somadores em cascata, tempo de atraso superior Acc m shr ld n Mr Mr 1 Mr 0 m m bit adder m ld Md m+1 bit adder m+2 2.Md m+1 106

15 Multiplicação - recodificação de Booth pela propriedade: pode substituir-se por 2 i+k - 2 i = 2 i+k i+k i i i+k - 2 i objectivo: eliminar sequências de uns factores: factores: permite evitar em cada ciclo a soma de 3 operandos (2.Md+Md) 107 Multiplicação - recodificação de Booth algoritmo percorrer todos os bits desde o lsb até encontrar um 1 trocar esse 1 por 1 e percorrer uns até encontrar um zero trocar esse 0 por 1 e continuar exemplo = = = = 985 tabela de recodificação, analisando 2 bits de cada vez é necessário acrescentar um bit zero à direita do lsb: b -1 =0 b i b i-1 z i valor caso cadeia de zeros fim dos uns inicio dos uns cadeia de uns 108

16 Multiplicação - recodificação de Booth multiplicação com sinal: basta recodificar o multiplicador para cada bit do multiplicador se é 0 não soma nada se é 1 soma o multiplicando se é 1 soma o simétrico do multiplicando exemplo (-7) x (-5) = = = 1011 recodificar -5 (ver tabela) x x -5 -(-7)x2 0 +(0)x2 1 +(-7)x (-7)x = Multiplicador de Booth iterativo multiplicador Mr acrescentado de um bit à direita: Mr -1 = 0 comparados dois bits de Mr de cada vez se b i = b i-1 desloca produto parcial (11 ou 00 0) se b i < b i-1 soma Md e desloca produto parcial (01 1) se b i > b i-1 subtrai Md e desloca produto parcial (10 1) deslocamento aritmético do produto exemplo: Mr = -3 (1101) Md = +7 (0111) Mr Mr -1 opr. produto

17 Multiplicador de Booth recodificando pares de bits em dígitos com sinal são analisados 3 bits de cada vez cada par de bits produz uma multiplicação por 0, +1, +2, -1 ou -2 reduz para metade o número de iterações tabela de recodificação b i b i-1 b i-2 z i z i-1 valor caso cadeia de zeros fim de uns isolado fim de uns início de uns zero isolado início de uns cadeia de uns 111 Multiplicação paralela (unsigned) a4 a3 a2 a1 a0 x b4 b3 b2 b1 b0 a4.b0 a3.b0 a2.b0 a1.b0 a0.b0 a4.b1 a3.b1 a2.b1 a1.b1 a0.b1 a4.b2 a3.b2 a2.b2 a1.b2 a0.b2 a4.b3 a3.b3 a2.b3 a1.b3 a0.b3 a4.b4 a3.b4 a2.b4 a1.b4 a0.b4 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0 112

18 array multiplicador (unsigned) cada nó é um full adder Cout A FA S Cin B a2.b4 a0.b4 a0.b3 a0.b2 a0.b1 a0.b a1.b4 FA a1.b3 FA a1.b2 FA a1.b1 FA a1.b0 FA a2.b3 FA a2.b2 FA a2.b1 FA a2.b0 a3.b4 FA FA FA FA a3.b3 a3.b2 a3.b1 a3.b0 a4.b4 FA FA FA FA a4.b3 a4.b2 a4.b1 a4.b0 FA FA FA FA 0 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0 113 multiplicação paralela (signed) x (a4.b0) a3.b0 a2.b0 a1.b0 a0.b0 (a4.b1) a3.b1 a2.b1 a1.b1 a0.b1 (a4.b2) a3.b2 a2.b2 a1.b2 a0.b2 (a4.b3) a3.b3 a2.b3 a1.b3 a0.b3 a4.b4 (a3.b4) (a2.b4) (a1.b4) (a0.b4) termos de soma negativos bit de sinal (peso -2 4 ) (a4) a3 a2 a1 a0 (b4) b3 b2 b1 b0 (p9) p8 p7 p6 p5 p4 p3 p2 p1 p0 114

19 array multiplicador de Pezaris (nxn, signed) 4 tipos de full adders diferentes FA0, FA1, FA2, FA3 a1.b4 a0.b4 a0.b3 a0.b2 a0.b FA2 FA0 FA0 FA0 a1.b3 a1.b2 a1.b1 a1.b0 a0.b0 a2.b4 FA2 FA0 FA0 FA0 a2.b3 a2.b2 a2.b1 a2.b0 a3.b4 FA2 FA0 FA0 FA0 a3.b3 a3.b2 a3.b1 a3.b0 a4.b4 FA3 a4.b3 FA1 FA1 FA1 a4.b2 a4.b1 a4.b0 FA2 FA2 FA2 FA2 0 (p9) p8 p7 p6 p5 p4 p3 p2 p1 p0 115 multiplicador bi-secção (signed) separando os termos positivos dos negativos secção positiva secção negativa (a4) a3 a2 a1 a0 x (b4) b3 b2 b1 b0 a3.b0 a2.b0 a1.b0 a0.b0 a3.b1 a2.b1 a1.b1 a0.b1 a3.b2 a2.b2 a1.b2 a0.b2 a4.b4 0 a3.b3 a2.b3 a1.b3 a0.b3 (a4.b3) (a4.b2) (a4.b1) (a4.b0) (a3.b4) (a2.b4) (a1.b4) (a0.b4) (p9) p8 p7 p6 p5 p4 p3 p2 p1 p0 116

20 multiplicador bi-secção só dois tipos de full-adders fácil de expandir para mxn a1.b3 a0.b3 a0.b2 a0.b1 a0.b FA0 a1.b2 FA0 a1.b1 FA0 a1.b0 secção positiva secção negativa a2.b3 FA0 FA0 FA0 a2.b2 a2.b1 a3.b3 FA0 FA0 FA0 a3.b2 a3.b1 a3.b0 FA0 FA0 FA0 0 a2.b0 a3.b4 a2.b4 a1.b4 a0.b4 a4.b4 FA2 a4.b3 FA2 FA2 FA2 a4.b2 a4.b1 a4.b0 FA2 FA2 FA2 FA2 0 (p9) p8 p7 p6 p5 p4 p3 p2 p1 p0 117 divisão binária processo parecido com a multiplicação: shift-subtract o resultado de uma subtração define a próxima operação dependência série entre as várias operações mais complexo do que a multiplicação exemplo (unsigned): 147/11=13, 147%11=4 dividendo subtrai divisor resto divisor 1 < < < 1011 quociente 118

21 divisão binária (unsigned) - algoritmo A=0; // fica com o resto, n bits M=Divisor; // n bits Q=Dividendo; // fica com o quociente, m bits cnt=m; repeat A Q {A,Q} = {A,Q} << 1; A = A - M; if (A<0) Q[0] = 1; else resto dividendo begin Q[0] = 0; A = A + M; end cnt = cnt - 1; until (cnt==0); quociente 119 divisão binária (signed) - algoritmo M=Divisor; // n bits {A,Q}=Dividendo; // com extensão de sinal, n+m bits // A fica com o resto, n bits cnt=m; // número de bits do dividendo sd = sign({a,q});// sinal do dividendo repeat {A,Q} = {A,Q} << 1; sa = sign(a); A0 = A; if ( sign(a) == sign(m) ) A = A - M; else A = A + M; if ( sign(a) == sa ( A == 0 && Q == 0 ) ) Q[0] = 1; else begin Q[0] = 0; A = A0; quociente é zero, restaura o valor de A end cnt = cnt - 1; until (cnt==0); if (sd!= sign(m) ) Q = -Q; 120

22 divisão binária - exemplo (signed) -7 / 3 = -2-7 % 3 = -1-7 = = = = valor inicial, extensão do sinal shift e guarda A 0011 M e A com sinais diferentes, soma M a A 0010 o resultado trocou o sinal de A Q[0]=0, restaura o valor de A shift e guarda A 0011 M e A com sinais diferentes, soma M a A 0001 o resultado trocou o sinal de A Q[0]=0, restaura o valor de A shift e guarda A 0011 M e A com sinais diferentes, soma M a A 1111 o resultado não trocou o sinal de A Q[0]= shift e guarda A 0011 M e A com sinais diferentes, soma M a A 1111 o resultado trocou o sinal de A Q[0]=0, restaura o valor de A dividendo e divisor com sinais opostos troca o sinal do quociente: Q=-2, R= Divisor paralelo Array divisor (nonrestoring) divisor dividendo CAS Controlled Add/Subtract B i A i n 6 n 5 n 4 n 3 d 3 d 2 d 1 d 0 q 3 1 CAS CAS CAS CAS n 2 P P q 2 CAS CAS CAS CAS n 1 C i+1 FA C i q 1 CAS CAS CAS CAS n 0 S i B i q 0 CAS CAS CAS CAS quociente resto r 3 r 2 r 1 r 0 122

23 Outros operadores quadrado AxA é mais eficiente do que a multiplicação operandos constantes propagando a constante para HW os operadores são simplificados multiplicação traduzida em shifts, adições e subtracções raíz quadrada funções trignométricas e logarítmicas tabeladas ou desenvolvidas em série operadores específicos inexistentes em processadores convencionais optimizados para uma aplicação 123