Síntese de Sistemas Digitais

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1 Síntese de Sistemas Digitais estrutural processadores, memórias registos, muxs portas lógicas transistores sistema RTL alto nível (behavioral) lógico dispositivo físico RTL níveis de abstracção lógica circuito layout de transistores células módulos, chips placas, MCMs comportamental fluxogramas, algoritmos transferências entre registos expressões booleanas funções de transistores 72 Problemas de síntese Síntese estrutural do domínio comportamental para o domínio estrutural depente da tecnologia, não define a realização física sujeita a restrições como área, desempenho, potência, Síntese física transformação do domínio estrutural para o domínio físico: dispositivo: produção dos desenhos das máscaras de células (layout) célula: colocação de células e interligações (place & route) RTL: organização física de módulos (floorplanning) sistema: particionamento em componentes, PCBs, MCMs 73

2 Síntese ao longo dos tempos 1980: Circuitos LSI Centenas de portas lógicas Desenho (manual) de máscaras de CIs (polígonos) 1985: Circuitos VLSI Milhares de portas lógicas Projecto ao nível lógico, esquemáticos, simulação 74 Síntese RTL origem descrição comportamental ao nível RTL (ou lógico) variáveis (registos) operações entre variáveis (aritméticas, lógicas, deslocamento de bits) decisões (ifthenelse, case) transferências entre registos síncronas com sinais de relógio restrições de implementação frequência mínima do sinal de relógio espaço ocupado: número e tipo de células (FPGAs) ou área física (ASICs) destino um modelo estrutural ao nível lógico antes do mapeamento tecnológico: portas lógicas, flipflops, latches após a optimização para a tecnologia alvo: rede de células disponíveis da tecnologia 75

3 Síntese RTL Como é traduzido o código? cada módulo é sintetizado para uma tecnologia genérica pode ser realizada alguma optimização lógica nesta fase o circuito é posteriormente optimizado para a tecnologia alvo são usadas apenas células que existam na biblioteca alvo optimização da utilização dessas células (área ou rapidez) pode ser mantida a hierarquia ou ser planificado num só nível as construções Verilog são traduzidas em circuitos padrão: ifthenelse multiplexers 2 1 casecase multiplexers grandes (ou lógica random) clk... ) circuitos síncronos com clk assign ou or... ) circuitos combinacionais operadores aritméticos e lógicos circuitos combinacionais 76 Síntese RTL estilo de codificação O estilo de codificação afecta o resultado Depente da ferramenta de síntese (ler os manuais!) as ferramentas têm directivas que guiam o processo de síntese Estrutura de circuitos combinacionais gerados por expressões depe da associação de operadores: a(bcde) a((bc)(de)) a(bc)a(de) Codificação de FSMs codificação de estados é feita explicitamente pelo projectista a codificação adoptada afecta muito a qualidade do resultado obtêmse melhores resultados dividindo uma FSM em vários blocos próximo estado, saídas, timers,... 77

4 Modelos RTL sintetizáveis (regras genéricas suportadas pelas ferramentas de síntese) Atrasos são sempre ignorados o seu uso pode tornar incoerente a simulação e o comportamento do circuito Sinais do tipo reg nem sempre são traduzidos em registos podem ser traduzidos em wire, Dflipflops ou latches transparentes Atribuição contínua (assign sum=a^b^cin;) traduzida para um bloco de lógica combinacional Operadores aritméticos e lógicos inteiros sem sinal, dimensão dos resultados depe dos operandos são criados circuitos combinacionais que os implementam podem ou não ser partilhados para diferentes operações do mesmo tipo 78 Construção de modelos sintetizáveis always duas formas os sinais tipo reg são traduzidos para FFs tipo D clock or negedge reset) if (!reset) acc = 8 b ; else acc = data_in; reset assíncrono; tem de ser avaliado no primeiro if(...) or b or...): sinais do tipo reg são latches ou wires or sel) if (sel) out = a; out é uma latch or b or sel) if (sel) out = a; else out = b; lista de sensibilidades out é uma função combinacional de sel, a e b 79

5 Construção de modelos sintetizáveis inferência de latches em construções always regra geral latches são geradas para sinais do tipo reg que não sejam completamente especificados para todos os casos de instruções condicionais (por exemplo if (sel) out = a; e quando sel==0? ) no caso contrário é apenas gerado um circuito combinacional sem elementos de memória latches são (geralmente) indesejáveis e fatais como podem afectar o funcionamento de um circuito síncrono?! ferramentas de síntese ignoram a lista de sensibilidades em construções do tipo enable or bus_a or bus_b) o simulador não: só avalia o bloco quando algum sinal muda de estado um modelo pode simular mal mas o circuito resultante funcionar bem! 80 Construção de modelos sintetizáveis inferência de buffers de 3estados atribuindo z a um sinal (do tipo reg) module three_state(in, out, en); input in, en; output out; reg out; in or en) if (en) out = in; else out = 1 bz; module assign out = en? in : 1 bz; 81

6 Construção de modelos sintetizáveis ciclos for(...): só são suportadas 4 formas: crescente ou decrescente de passo constante (...;index=index±step) condição de terminação com <, >, <= ou >= a or b or carry ) for(i=0;i<=31;i=i1) s[i] = a[i]^b[i]^carry; carry = a[i]&b[i] a[i]&carry b[i]&carry; while (...): cria um ciclo combinacional; deve ser quebrado clock) posedge clock ) while clock); x=xz; 82 Síntese de Alto Nível (behavioral synthesis) descrição comportamental (algorítmica) estrutura RTL registos while (x<a) xl=xdx; ul=u(5xudx)(3ydx); yl=y(udx); x=xl; u=ul; y=yl; mux mux R R R mux mux mux unidade de datapath controlo muxs e barramentos unidades funcionais 83

7 Síntese de alto nível medidas de qualidade Objectivos importantes simplificar o hardware e minimizar o tempo de execução minimizar tempo explorar paralelismo complicar hardware Medidas de qualidade da solução RTL avaliadas antes da implementação física, baseadas em estimações número e complexidade das unidades funcionais e registos número de ciclos de relógio, período de relógio complexidade da unidade de controlo espaço ocupado pelas interligações, barramentos e multiplexers potência consumida Compromisso áreatempo espaço de soluções típico área tempo 84 Síntese de alto nível Exemplo: 3 adições indepentes duas soluções alternativas: a x1 z b x2 t y1=ab; y2=x1x2; y3=zt; mux mux a b x1 x2 z t R R R y1 y2 y3 uma unidade funcional 3 ciclos espaço ocupado pelo datapath? complexidade da unidade de controlo? duração do ciclo de relógio? potência consumida? testabilidade? R R R y1 y2 y3 3 unidades funcionais 1 ciclo 85

8 Síntese de Alto Nível transformações de alto nível semelhantes às realizadas pelos compiladores propagação de constantes, simplificações algébricas, optimização de ciclos sequenciamento (scheduling) atribuição das operações a ciclos de execução (ciclos de relógio) minimizar o número de ciclos necessário para completar a operação explorar o paralelismo natural do algoritmo alocação e colagem (allocation e binding) selecção de registos e de um conjunto de unidades funcionais minimizar a complexidade do hardware escolher entre diversos compromissos de unidades funcionais depe do sequenciamento e influenciao colagem das operações a unidades funcionais que as realizem uma operação pode demorar diferentes tempos em diferentes FUs 86 Transformações de alto nível Compilação da descrição comportamental representação interna baseada em grafos DFG (Data Flow Graph) representa as operações e as depências entre dados e resultados b a c y=ab; z=yc; k=ay; y z CFG (Control Flow Graph) representa a sequência de controlo de blocos de operações k if (a==b) z=yc; else k=ay; z=yc a==b k=ay 87

9 Sequenciamento ASAP e ALAP ASAP As Soon As Possible atribuir cada operação ao primeiro ciclo ALAP As Late As Possible atribuir cada operação ao último ciclo ASAP com restrições, fixando o número e tipo das unidades funcionais ciclo ciclo ciclo < 2 2 < < 4 4 multiplicadores 1 subtractor 1 somador 6 unidades funcionais 2 multiplicadores 2 subtractores 1 somador 5 unidades funcionais 2 multiplicadores 1 subtractor 1 somador 4 unidades funcionais 88 Sequenciamento heurísticas Lista de prioridades (list scheduling) operações ordenadas por função de prioridade caminho mais longo, número de sucessores, mobilidade das operações em cada iteração são sequenciadas as operações prontas uma operação pronta tem todos os antecessores sequenciados pela ordem ditada pela lista de prioridades FDS Force Directed Scheduling distribui as operações de forma a balancear a utilização das Fus baseada na probabilidade de cada operação ser atribuída a cada ciclo requer o conhecimento de ASAP e ALAP: mobilidade determina um sequenciamento num número fixo de ciclos 89

10 Alocação e colagem Conhecido um sequenciamento escolher um conjunto de unidades funcionais que realizem as operações nos ciclos determinados pelo sequenciamento em cada ciclo uma FU só pode realizar uma operação Formulação básica determinação do número mínimo de subgrafos completos grafo de compatibilidades: operações 1 e 3 são compatíveis FU FU2 5 FU3 90 Sequenciamento e alocação optimização conjunta Programação Linear Inteira (PLI) formulação básica baseada em variáveis inteiras binárias: xij = 1 se a operação i é atribuída ao ciclo j 0 caso contrário restrições no número de ciclos ou de unidades funcionais computacionalmente pesado, impraticável para problemas reais Métodos heurísticos arrefecimento simulado (simulated annealing) flexibilidade para tratar restrições complexas associadas às FUs necessário número elevado de iterações, soluções subóptimas computacionalmente pesado algoritmos genéticos 91

11 Elementos do datapath Registos armazenam variáveis Barramentos interligam componentes Multiplexers agulham barramentos Unidades funcionais modelo básico uma FU só faz um tipo de operação num ciclo modelos realistas para unidades funcionais diferentes tipos de operações para a mesma unidade (ex. uma ALU) durações depentes do tipo de operação (vários ciclos de relógio) diferentes implementações para a mesma operação (custo/desempenho) diferentes operadores pipelined unidades funcionais reconfiguráveis dinâmicamente 92