Síntese do datapath. Sistemas Digitais síncronos

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1 Síntese do datapath S.D. - e prossamento de informação unidade de prossamento (datapath) prossamento e comunicação de dados registos, ALUs, outros operadores dedicados (FUs), barramentos activa os elementos do datapath, define as operações a realizar FSMs, controladores microprogramados Control dominated sistemas onde predominam as estruturas de controlador de microondas, semáforos, microprossador,... Data flow dominated sistemas onde predomina o datapath, reduzido aplicações de DSP, unidades de cálculo dedicadas 141 Sistemas Digitais síncronos Sistema síncrono simplicidade em separar o do datapath todos os registos têm o mesmo sinal de relógio o datapath efectua operações de registo a registo transferências entre registos na transição de relógio em cada ciclo de relógio o controlador define: FUs registos que registos são carregados agulhamento de barramentos e multiplexers operações a realizar pelas unidades funcionais mux mux mux mux mux + * / sqrt and or 142

2 Datapath síncrono Lógica combinatória entre registos entrada assíncrona entrada síncrona saída assíncrona saída síncrona clock T delay1 T delay2 T delay3 frequência de relógio freq. clock < 1 / max(t delay1,t delay2,t delay3 ) do datapath também condiciona o desempenho clock datapath 143 Datapath síncrono todos os registos têm o mesmo relógio elevado fanout: nessário buffers para distribuir o relógio problemas clock skew: variação da fase do relógio em diferentes registos atrasos introduzidos pelas interligações, só conhecidos após routing circuitos dedicados para distribuir relógio (p.ex. em FPGAs) carregamento condicional de registos (abilitação ou enable) não usar gated clocks (depende da tecnologia de implementação) flip-flops com clock enable síncrono nessário garantir tempos de hold e setup dos flip-flops tratamento de entradas assíncronas (p.ex. interrupções) análise de metaestabilidade sincronização com o relógio circuitos CMOS consomem energia (quase apenas) nas transições 144

3 Datapath síncrono - clock skew variação da fase do relógio em diferentes registos atraso 1 a b c x a b 1 a b c x b c atraso 145 Datapath síncrono - clock skew Motivado por assimetria do circuito de relógio características físicas das ligações (comprimento, C) 1 diferente fanout lógica combinatória no caminho do relógio 1 gated clock 146

4 Datapath síncrono - clock skew Em FPGAs as interligações programáveis introduzem atrasos importantes difícil (mas não impossível) equilibrar os atrasos de diferentes nets rede de interligações dedicadas para distribuir sinais de relógio também servem para outros sinais com elevado fanout exemplo: na família XC4000E (consultar o databook ) 4 buffers primários (BUFGP) e 4 buffers secundários (BUFGS) um par de buffers em cada canto do die (TL, T, BL e B) cada buffer pode alimentar as entradas de todos os FFs com skew mínimo não utilizar um desses buffers para distribuir o relógio é FATAL! no ambiente de síntese da XILINX (Foundation+Express) são identificados os sinais de relógio: sinais que alimentam entradas de FFs é alocado um buffer global (BUFGP ou BUFGS) para cada um não podem existir mais de 8 sinais de relógio diferentes 147 Datapath síncrono - gated clock Carregamento condicional de um registo solução errada: usar um AND para deixar ou não passar o clock solução correcta clock enable síncrono 0 1. flip-flops primitivos com clock enable. a b? é carregado duas vezes! Só funciona se ocorrer antes de. Como é possível garantir? Se é produzido por uma máquina de estados síncrona com, é mudado sempre após. Problema adicional: o atraso introduzido pela porta AND 148

5 Datapath síncrono - gated clock Solução (mais) segura para um gated clock 1 2 g1 g2 portas NAND com atrasos idênticos atrasos iguais de até cada NAND... e de cada NAND até aos buffers garante clock skew mínimo sinais gerados na unidade de unidade de síncrona com em FPGA requer routing cuidado g =. 149 Datapath síncrono - gated clock Outra solução segura: registar os sinais enable en1 en2 ens1 D Q g1 ens2 g2 D Q en ens g 150

6 Síntese do datapath - pipelining datapath síncrono (não-pipelined vs. pipelined) não-pipelined: uma operação por ciclo de relógio: f oper/s Tdelay di0 di1 di2 di3 di4 X do0 do1 do2 do3 do4 di lógica combinatória do pipelined: partir o circuito lógico e inserir registos Tdelay reg0 reg1 Tpdelay max di0 di1 di2 di3 di4 X d0 d1 d2 d3 d4 X X d0 d1 d2 d3 X X X do0 do1 do2 di lógica combinatória reg0 reg1 do Latência: 3 ciclos Tpdelay max 151 Síntese do datapath - pipelining No circuito pipelined Tp delay max menor do que T delay Tp delay max é o maior atraso de uma partição do circuito combinatório define uma frequência de maior do que para o circuito combinatório 3xTp delay max maior do que T delay para além da lógica combinatória há atrasos introduzidos pelos registos um resultado demora 3 períodos de a aparer na saída é consumido um dado e produzido um resultado em cada aumento de desempenho para sequências de operações iguais mas não compensa para realizar uma única operação. 152

7 Entradas assíncronas Problema: se uma entrada comuta e o também? Flip-flops podem cair em estados meta-estáveis ao fim de um rto tempo, é muito provável que transitem para 0 ou 1 esse tempo é um dado do fabricante e da ordem de grandeza do tempo de propagação do flip-flop Como sincronizar entradas assíncronas? Solução: usar um shift-register de dois andares (como funciona?) Assynch_in D Q D Q synch_in clock 153 Múltiplos domínios de clock clock1 clock2 clock3 Problema como gerar e distribuir os diferentes sinais de clock? como sincronizar as transferências de dados entre diferentes domínios? Soluções 3 sinais de clock independentes (derivados de uma mesma fonte) um só clock (frequência mais elevada) e sinais de clock enable para cada bloco 154