Índice Lógica Sequencial Circuitos simples com realimentação Memórias com portas lógicas Comportamento temporal Comportamento de estados de um

Transcrição

1 umário Introdução à lógica sequencial. Circuitos simples com realimentação. O latch do tipo -. O latch do tipo D baseado no latch -. [início do ponto IV] Índice Lógica equencial Circuitos simples com realimentação Memórias com portas lógicas Comportamento temporal Comportamento de estados de um latch - Análise de um latch - O latch - gatilhado O latch do tipo D elógios Parte da aula é baseada nos slides disponibilizados no curso: C 5: Components and Design Techniques for Digital ystems, Katz, Fall 2, University of Berkeley Lógica equencial Circuitos simples com realimenção Latchs Flip-flops sensíveis ao flanco (edge-triggered) 2

2 Circuitos com realimentação 3 aídas = F(entradas, entradas anteriores, saídas anteriores) Fundamentais para a construção de memória em circuitos lógicos Estados são memória Estado é uma saída e uma entrada para um circuito lógico combinatório Elementos de armazenamento são memória 4 Circuitos simples com realimentação Dois inversores formam uma célula de memória estática "data" Manterá o valor desde que tenha energia aplicada "" "" "load" valor guardado" "remember" valor guardado" Como introduzir um novo valor na célula de memória? Corte da realimentação selectivamente Carregamento de um novo valor na célula 2

3 Memória com portas lógicas Portas NO imilar ao par inversor, com capacidade para forçar a saída a (reset=) ou (set=) ' 5 Memória com portas lógicas Portas NAND imilar ao par de inversores, com capacidade para forçar a saída a (reset=) ou (set=) ' ' ' ' ' 6 3

4 Comportamento temporal ' eset Hold et eset et ace 7 \ Comportamento de estados de um latch - hold unstable ' ' ' 8 ' 4

5 Comportamento de estados de um latch - Diagrama de Estados Estados: valores possíveis Transições: mudanças baseadas nas entradas = = ' = = = = = = = ' = = = = ' = oscilações possíveis entre os estados e ' 9 hold unstable = = ' = = = = = ' Comportamento de estados de um latch - Muito difícil observar um latch - no estado - = = ' = = usualmente um dos ou muda primeiro etornos ambíguos ao estado - ou - designado por condição de corrida" ou transição não determinista 5

6 Análise do Latch - Corte do caminho de realimentação (t) ' (t) (t+ ) X X hold reset set Não permitida (t) X X Equação característica (t+ ) = + (t) ' enable' ' - Latch Gatilhado (gated) Controlo do armazenamento quando as entradas e importam ' De outro modo, o mais pequeno glitch em ou enquanto o enable está em baixo pode causar mudança no valor armazenado et eset 2 ' ' enable' ' 6

7 Latch do tipo D Guardar o valor presente na entrada quando o sinal de load está activo. D load D G load D 3 load duty cycle (neste caso, 5%) 4 período elógios Utilizados para manter tempo Esperar um tempo suficiente para as entradas (' e ') estabilizarem Depois deixar esperar pelo efeito nos valores armazenados elógios são sinais periódicos regulares Período (tempo entre tiquetaques) Duty-cycle (o sinal de relógio é entre tiquetaques - expresso como uma % do período) 7

8 ' 5 elógios Controlo de um latch - com um sinal de relógio clock' Não se pode ter modificações e enquanto o relógio estiver activo (permitindo a passagem de e ) ó metade do período do relógio para propagação de modificações nos sinais de entrada inais têm de estar estáveis na outra metade do período do relógio ' ' estável mudança estável mudança estável ' e ' clock 8