Linguagens de descrição de hardware

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1 Linguagens de descrição de hardware Modelação de um circuito (digital) descrições comportamentais permitem nível elevado de abstracção metodologia de projecto top-down: ferramentas de síntese automática representação textual: portabilidade, edição e documentação a favor do esquemático um esquema captura bem a ideia estrutural ferramentas gráficas front- produzem descrições em HDLs editores de esquemático: netlist em HDL (estrutural, gate-level ou RTL) editores de diagramas de estados: descrições comportamentais sintetizáveis duas perspectivas na construção de um modelo descrever o seu funcionamento apenas para simulação construir uma descrição sintetizável ($monitor( ) não é sintetizável!) um modelo sintetizável deve descrever bem o seu funcionamento subsets das linguagens e regras de modelação depem das ferramentas 1 HDLs - exemplos VHDL - VHSIC Hardware Description Language (IEEE ) desenvolvida para simulação, usada para síntese, fortemente tipada Verilog (IEEE ) mais simples do que VHDL, poucos tipos de dados, próxima de C ABEL - Advanced Boolean Equation Language (TM Data I/O) programação de PLDs, equações lógicas, descrição de FSMs HardwareC (univ. Berkeley) derivada da linguagem C, orientada para a representação de hardware ISPS - Instruction Set Processor Specification descrição do conjunto de instruções de processadores Silage (IMEC) aplicações de DSP, pouco controlo, data-flow EDIF - Electronic Data Interchange Format (IEEE standard para representação de circuitos electrónicos ao nível estrutural XNF - Xilinx Netlist Format (TM XILINX) proprietária da XILINX para descrever netlists, estrutural, permite hierarquia 2

2 Verilog e VHDL - história VHDL 80: por necessidade de normalização, documentação e portabilidade, e DOD funda projecto para criar linguagem de programação para descrever hardware 83: início do desenvolvimento do VHDL (IBM, Texas, Intermetrics) 87: o DOD impõe que todos os SDs fossem descritos em VHDL; standard IEEE 1076; os sistemas electrónicos do F-22 foram um dos primeiros projectos em VHDL 93: VHDL é revisto e adoptado como o standard IEEE : adopção generalizada por ferramentas EDA; package para ferramentas de síntese (IEEE ); modelação de bibliotecas para ASIC e FPGA (IEEE ) Verilog 81: Gateway Design Automation, Philip Moorby cria GenRad HDL e o simulador HILO 83: Gateway lançou a linguagem Verilog HDL e um simulador de Verilog 85: linguagem e simulador são enriquecidos (Verilog-XL) 87: Synopsys adopta Verilog como formato de entrada para ferramentas de síntese 89/ 90: Cadence compra Gateway e separa o simulador da linguagem; a linguagem é libertada para o domínio público; é criado o OVI (Open Verilog International) 93: neste ano, de todos os circuitos submetidos a fundições de silício, 85% foram desenvolvidos em Verilog. 95: Verilog é revisto e adoptado como o standard IEEE Verilog e VHDL - comparação capacidade de modelação semelhante para modelos estruturais VHDL oferece melhor suporte para modelos abstractos e modelos de atrasos Verilog tem melhores construções para modelar ao nível lógico e primitivas de bibliotecas de ASICs e FPGAs tipos de dados VHDL suporta tipos de dados abstractos criados pelo utilizador em Verilog os tipos são muito simples e mais próximos do hw (wire e reg) aprizagem VHDL é fortemente tipada, menos intuitiva, mais verbosa Verilog é mais simples e fácil de ler, com uma sintaxe próxima da linguagem C. parameterização VHDL tem construções para parametrizar número de bits, replicar estruturas e configurar modelos Verilog suporta apenas modelos com parâmetros e instanciação com redefinição de parâmetros 4

3 VHDL VHDL-Verilog (comportamental) library IEEE; use IEEE.STD_Logic_1164.all; entity MUX_2_1 is port(s1,a1,b1,s2,a2,b2,s3,a3,b3:in std_logic; Y1,Y2,Y3:out std_logic); entity MUX_2_1; Verilog module MUX_2_1(S1,A1,B1,Y1, S2,A2,B2,Y2, S3,A3,B3,Y3); input S1,A1,B1,S2,A2,B2,S3,A3,B3; output Y1,Y2,Y3; reg Y2,Y3; architecture COND_DATA_FLOW of MUX_2_1 is Y1 <= A1 when S1= 1 B1; TWO_2_1_MUXES: process(s2,a2,b2,s3,a3,b3) Y2<=B2; if (S2= 1 ) then Y2<=A2; if; if (S3= 1 ) then Y3<=A3; Y3<=B3; if; process TWO_2_1_MUXES architecture COND_DATA_FLOW; assign Y1=S1?A1:B1; or A2 or B2 or S3 or A3 or B3) Y2=B2; if (S2) Y2=A2; if (S3) Y3=A3; Y3=B3; module 5 VHDL VHDL-Verilog (estrutural) library IEEE; use IEEE.STD_Logic_1164.all; entity HALF_ADDER is port(a,b:in std_logic; sum,carry:out std_logic); entity HALF_ADDER; Verilog module HALF_ADDER(a,b,sum,carry); input a,b; output sum,carry; xor X1(sum,a,b); and A1(carry,a,b); architecture STRUCT of HALF_ADDER is module component xor2 port(a,b:in std_logic; c:out std_logic); component; component and2 port(a,b:in std_logic; c:out std_logic); component; X1: xor2 port map(a=>a,b=>b,c=>sum); A1: and2 port map(a=>a,b=>b,c=>carry); STRUCT; 6

4 Modelação em HDL Modelo sintetizável vs. modelo não sintetizável ferramentas de síntese automática inferem a estrutura de um circuito o modelo (comportamental, estrutural ou misto) vai ser hardware regras, restrições e recomações das ferramentas de síntese como é interpretado e traduzida a descrição em HDL simulação e implementação devem concordar construções específicas da tecnologia de implementação modelos não sintetizáveis não são traduzidos para hardware definem estímulos para simulação, e permitem a monitorização de sinais modelam o comportamento de outros circuitos para simulação do sistema Circuitos geradores de sinais de relógio memórias ou CPUs circuitos de interface (por exemplo conversores A/D ou D/A) 7 Modelação em HDLs (recomações gerais) Antes de iniciar a construção do modelo definir a arquitectura e estruturação do projecto (particionamento) ferramentas de síntese não processam bem circuitos infinitamente grandes! Escrever o código de modo a reflectir a arquitectura estruturado em módulos e funções, ter em mente a reusabilidade favorecer a legibilidade: nomes, comentários, parêntesis, parâmetros Garantir a precisão da simulação deve traduzir fielmente o comportamento do hardware gerado modelar correctamente o comportamento das partes não sintetizáveis 8

5 Verilog HDL Linguagem de descrição de hardware digital representação textual e estruturada de circuitos lógicos originalmente para modelação e simulação de circuitos digitais actualmente usada também como fonte para síntese automática interligação de modelos estruturais com modelos comportamentais não é uma linguagem de programação! Unidade básica de um modelo em Verilog: module: sub-circuito definido por: interface (entradas, saídas ou sinais bidireccionais) implementação (modelo do circuito digital) preset clear q qbar qbar=~(clear&q); 9 Verilog - introdução Modelo de uma latch com portas NAND: atraso instância module ffnand(preset,clear,q,qbar); input preset, clear; output q, qbar; nand #1 nand1(q, qbar, preset), nand2(qbar, q, clear); module interface implementação Circuito: preset saída entradas q clear qbar 10

6 Verilog - introdução Simulação do módulo ffnand construção de um módulo top-level com o circuito ffnand module top_ffnand; wire q, qb; reg pre, clr; ffnand ffnand1(pre,clr,q,qb); initial module $monitor($time, preset=%b, clear=%b, q=%b, qbar=%b, pre, clr, q, qb); #10 pre=0; clr=1; #10 pre=1; #10 clr=0; #10 clr=1; #10 $finish; fios registos instância monitor de sinais estímulos de simulação 11 Verilog - introdução Modelo completo para simulação reunião dos módulos ffnand e top_ffnand Resultados da simulação produzidos por $monitor() sempre que algum dos sinais declarados muda de estado 0 preset=x clear=x q=x qbar=x 10 preset=0 clear=1 q=x qbar=x 11 preset=0 clear=1 q=1 qbar=x 12 preset=0 clear=1 q=1 qbar=0 20 preset=1 clear=1 q=1 qbar=0 30 preset=1 clear=0 q=1 qbar=0 31 preset=1 clear=0 q=1 qbar=1 32 preset=1 clear=0 q=0 qbar=1 40 preset=1 clear=1 q=0 qbar=1 valor lógico desconhecido 12

7 Verilog - introdução Um contador de 4 bits (counter) estruturação em 2 módulos: c16 e clockgen clockgen produz o sinal de relógio contador c16 usa instâncias do módulo Dff (flip-flops tipo D) estruturação do modelo (sem mostrar as interligações) counter c16 clockgen Dff Dff Dff Dff 13 Verilog - introdução Modelo do contador c16 module c16(value, clock, fifteen, ten); input clock; output [3:0] value; output fifteen, ten; Dff D1(value[0], clock, ~value[0]), D2(value[1], clock, value[1]^value[0]), D3(value[2], clock, value[2]^&value[1:0]), D4(value[3], clock, value[3]^&value[2:0]); assign fifteen = &value; assign ten = value[3] & ~value[2] & value[1] & ~value[0]; vector de bits operadores module saída ten vale 1 quando value =

8 Verilog - introdução Modelo (comportamental) do Dff module Dff(q, clock, d); input clock, d; output q; reg q; initial q = 0; (negedge clock) #10 q = d; q segura um valor no início da simulação (t=0) sempre que clock module 15 Verilog - introdução Gerador de relógio (clockgen) module clockgen(clock); output clock; reg clock; initial #5 clock = 1; always #50 clock = ~clock; para sempre sinal clock gerado: module 5 t=0 unidades de tempo reais: timescale 1ns/100ps arredondamento do cálculo unidade de atraso 16

9 Verilog - introdução O circuito completo (módulo counter) module counter; wire [3:0] count; wire clock, ten, fifteen; c16 c16_1( count, clock, fifteen, ten); clockgen Clock( clock ); initial $monitor($time, Clk=%b, Count=%d, is_10=%b, is_15=%b, clock, count, ten, fifteen); module 17 Modelação em Verilog Modelos estruturais instanciação de módulos ou primitivas primitivas lógicas: and, or, nand, nor, xor, xnor not, buf ligação de sinais por posição ou nome k1 k2 module xpto(a,b,c); input a,b; output c; module xpto_1 a b c x1 primeiro sinal é saída, restantes são entradas xpto_2 a b c x2 module top; wire x1,x2; reg k1,k2; xpto module primeiro sinal é entrada, restantes são saídas xpto_1(k1,k2,x1), xpto_2(.c(x2),.a(x1),.b(k2)); 18

10 Verilog - modelos comportamentais Entidade básica: processo um componente que realiza uma acção síncrono com um relógio, assíncrono ou combinacional activado por eventos abstractos (por exemplo dump da memória) Um sistema vários processos que operam concorrentemente comunicam entre si através dos sinais que os interligam Instrução para sempre quando ocorrer o evento always statement; always trigger_event statement; trigger_event pode or b or wait(rqst == 1) 19 Verilog - modelos comportamentais Instruções condicionais if (condition) statement1 statement2 case (expression) expr1: statement1; expr2: statement2; default: statement3; case; casez casex (Z é considerado don t care) (Z e X são don t cares) (expression)?(true):(false) if (a[2:0]==3 b010 && cy) if (a[2:0]===3 b01z && cy) case (ir[7:4]) 4 b0001: 4 b0010: default: case; casex (ir[7:4]) 4 bxx01: 4 bxx10: default: case; acc=(ir[7:0]==4 b0011)? 0 : 255; 20

11 Ciclos Verilog - modelos comportamentais for(start;_expr;update) statement; while(condition) statement; repeat(loop_count) statement; forever statement; não funciona! (pode ser interrompido) for(i=0;i<8;i=i+1) while(i<8) always while(start); repeat(10) a[i]=a[i+1]; i=i+1; ; forever a = b; 21 Verilog - modelos comportamentais Estruturação em subrotinas task equivalente a um procedimento pode chamar-se a si próprio usando os mesmos registos locais function equivalente a uma função retorna um valor não pode conter instruções com temporizações ou eventos multiply(a,b,acc); task multiply input [15:0] a, b; output [31:0] prod; task if (testdf(d1,d2)==2 b00) function [1:0] testdf; input [1:0] Duab, Dvab; testdf=2 b01; function 22

12 Verilog - modelos comportamentais Atribuição procedimental a1=in0+in1-acc; y1=a1+b1; z1=y1+a1; Admitindo que in0=4,in1=4,acc=1 a1=4, b1=4, y1=8 a1 = = 7; y1 = 7+4 = 11; z1 = 11+7 = 18; Atribuição non-blocking a1<=in0+in1-acc; y1<=a1+b1; z1<=y1+a1; a1 = 7; y1 = 4+4 = 8; z1 = 8+4 = 12; 23 Verilog - modelos comportamentais Atribuição contínua modela um bloco de lógica combinacional assign #delay one_wire = expression, other_wire = expression; modelação de atrasos #delay #(d1,d2,d3) #(d1m:d1t:d1m, d2m:d2t:d2m, d3m:d3t:d3m) assign #5 sum= a^b^ci, cout = a & b a & ci b & ci; wire #delay one_wire = expression, other_wire = expression; wire [7:0] #10 sum = a + b; delay: atraso d1: atraso de 0-1 d2: atraso de 1-0 d3: atraso para HiZ mínimo típico máximo 24

13 Verilog - modelos comportamentais Módulos com parâmetros module my_multiply(); parameter size=16, delay=5; module my_multiply #(8,2) mult1(); valores por omissão Tasks do sistema $display(); imprime quando é invocado $monitor(); só um activo no modelo $time; tempo de simulação $finish; termina a simulação $stop; interrompe a simulação valores atribuídos à instância mult1 25 Modelação de máquinas de estados FSM (Finite State Machine) sequência determinada de estados, síncrono com relógio estrutura geral entradas saída saída saídas (Moore) saídas (Mealy) saídas (Moore) reset (síncrono) clock reset (assíncrono) próximo estado registo de estado 26

14 Máquinas de estados - especificação Tabela de transição de estados Diagrama de transição de estados Ymo 0X/1 i1 i2/yme 0 00 XX/1 entradas estado próximo saídas i1 i2 corrente estado Yme Ymo 0 X 00 (S0) 00 (S0) X 00 (S0) 01 (S1) 0 0 X 1 01 (S1) 00 (S0) 0 1 X 0 01 (S1) 10 (S2) 1 1 X X 10 (S2) 00 (S0) 1 1 1X/0 X1/ X0/1 i1/yme saídas Mealy saídas Moore S0 Yme i1/yme i2/yme S2 Ymo S1 Ymo i2/yme 27 Máquinas de estados - modelação em Verilog Modelo incorrecto Ymo 0X/1 i1 i2/yme 0 00 XX/1 1X/0 X1/ Funciona? Quais são os erros? 1 X0/1 module FSM_mal(clock, i1, i2, Yme, Ymo); input clock, i1, i2; output Yme, Ymo; reg Yme, Ymo; reg [1:0] state; clock) case (state) 2 b00: Ymo=0; if (i1) state=2 b01; Yme=0; Yme=1; 2 b01: Ymo=1; if (i2) state=2 b00; Yme=0; state=2 b10; Yme=1; 2 b10: Ymo=1; state=2 b00; Yme=1; module 28

15 Máquinas de estados - modelação em Verilog Modelo incorrecto Ymo 0X/1 i1 i2/yme 0 00 XX/1 1X/0 X1/ falta de reset (síncrono e/ou assíncrono) um só processo para próximo estado e saídas todas as saídas são registadas Yme não é saída Mealy não é definido o estado inicial falta o estado 2 b X0/1 module FSM_mal(clock, i1, i2, Yme, Ymo); input clock, i1, i2; output Yme, Ymo; reg Yme, Ymo; reg [1:0] state; clock) case (state) 2 b00: Ymo=0; if (i1) state=2 b01; Yme=0; Yme=1; 2 b01: Ymo=1; if (i2) state=2 b00; Yme=0; state=2 b10; Yme=1; 2 b10: Ymo=1; state=2 b00; Yme=1; module 29 Máquinas de estados - modelação em Verilog Modelo correcto Ymo 0X/1 i1 i2/yme module FSM_bem(reset, clock, i1, i2, Yme, Ymo); input reset, clock, i1, i2; output Yme, Ymo; reg Yme, Ymo; reg [1:0] state, nextstate; clock) if (reset) state=2 b00; state=nextstate; 0 XX/1 1X/0 X1/ X0/1 or i1 or i2) case (state) 2 b00: nextstate=2 b00; Ymo=0; if (i1) nextstate=2 b01; Yme=0; Yme=1; 2 b01: Ymo=1; if (i2) nextstate=2 b00; Yme=0; nextstate=2 b10; Yme=1; 2 b10: Ymo=1; nextstate=2 b00; Yme=1; default: Ymo=0; nextstate=2 b00; Yme=1; module 30

16 Máquinas de estados - modelação em Verilog Separação da lógica do próximo estado das saídas or i1 or i2) case (state) 2 b00: if (i1) nextstate=2 b01; nextstate=2 b00; 2 b01: if (i2) nextstate=2 b00; nextstate=2 b10; 2 b10: nextstate=2 b00; default: nextstate=2 b00; module or i1 or i2) case (state) 2 b00: Ymo=0; if (i1) Yme=0; Yme=1; 2 b01: Ymo=1; if (i2) Yme=0; Yme=1; 2 b10: Ymo=1; Yme=1; default: Ymo=0; Yme=1; module 31 Máquinas de estados - modelação em Verilog Combinando estado corrente e próximo estado clock or negedge reset) if (!reset) state = 2 b00; case (state) 2 b00: if (i1) state=2 b01; state=2 b00; 2 b01: if (i2) state=2 b00; state=2 b10; 2 b10: state=2 b00; default: state=2 b00; module modelando Ymo como saída síncrona: clock or negedge reset) if (!reset) Ymo=0; state = 2 b00; case (state) 2 b00: if (i1) Ymo=1; state=2 b01; Ymo=0; state=2 b00; 32

17 Construção de modelos sintetizáveis (em Verilog, para Synopsys FPGA Express) Atrasos são sempre ignorados o seu uso pode tornar incoerente a simulação e o comportamento do circuito Sinais do tipo reg nem sempre são traduzidos em registos podem ser traduzidos em wire, D-flip-flops ou latches transparentes Atribuição contínua (assign sum=a^b^cin;) traduzida para um bloco de lógica combinacional Operadores aritméticos e lógicos apenas para inteiros sem sinal, dimensão dos resultados depe dos operandos são gerados circuitos combinacionais que os implementam podem ou não ser partilhados para diferentes operações do mesmo tipo os operadores / e % só podem ser usados com operandos constantes 33 Construção de modelos sintetizáveis (em Verilog, para Synopsys FPGA Express) always - duas formas ): os sinais tipo reg são traduzidos para Dffs clock or negedge reset) if (!reset) acc = 8 b ; acc = data_in; reset assíncrono; tem de ser avaliado no primeiro if() or b or ): sinais do tipo reg são latches ou wires or sel) if (sel) out = a; out é uma latch or b or sel) if (sel) out = a; out = b; lista de sensibilidades pode ser omitida só para síntese out é uma função combinacional de sel, a e b 34

18 Construção de modelos sintetizáveis (em Verilog, para Synopsys FPGA Express) inferência de latches em construções always - regra geral latches são geradas para sinais do tipo reg que não sejam completamente especificados para todos os casos de instruções condicionais (por exemplo if (sel) out = a; e quando sel==0? ) no caso contrário é apenas gerado um circuito combinacional sem elementos de memória latches podem ser indesejáveis aumento do espaço ocupado degradação do desempenho ferramentas de síntese ignoram a lista de sensibilidades o simulador não! Só avalia o bloco quando algum sinal muda se não for usada há (geralmente) incoerência entre a simulação e o circuito sintetizado. 35 Construção de modelos sintetizáveis (em Verilog, para Synopsys FPGA Express) inferência de buffers de 3-estados atribuindo z a um sinal (do tipo reg) module three_state(in, out, en); input in, en; output out; reg out; in or en) if (en) out = in; out = 1 bz; module assign out = en? in : 1 bz; 36

19 Construção de modelos sintetizáveis (em Verilog, para Synopsys FPGA Express) ciclos for(): só são suportadas 4 formas: crescente ou decrescente de passo constante (;index=index±step) condição de terminação com <, >, <= ou >= a or b or carry ) for(i=0;i<=31;i=i+1) s[i] = a[i]^b[i]^carry; carry = a[i]&b[i] a[i]&carry b[i]&carry; while (): cria um ciclo combinacional; deve ser quebrado clock) posedge clock ) while clock); x=x+z; 37