Xilinx ISE. O projecto

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1 Xilinx ISE Demonstração do sistema de projecto Especificar um circuito digital em Verilog Simular o funcionamento do circuito Sintetizar o circuito Traduz o código Verilog para um circuito Simplifica o circuito (como?) Implementar o circuito Integrado num sistema mais complexo que inclui a ligação aos mostradores, botões e LEDs 42 O projecto Dadas duas entradas de 4 bits A e B, seleccionar para a saída S de 4 bits uma dessas entradas de acordo com o valor 0 ou 1 de uma entrada Cin Função para cada bit i Ai Bi Cin Si Multiplexer 2:1 Ai Si Bi Cin 43 - MIEEC - FEUP/DEEC 1

2 Um multiplexer 2:1 Função mínima soma de produtos Si = Ai.Cin + Bi.Cin Circuito lógico em Verilog: module mux21(ai, Bi, Cin, Si); input Ai, Bi, Cin; output Si; wire x1, x2, ncin; not #1 not_1(ncin, Cin); and #2 and_1(x1, Ai, ncin), and_2(x2, Bi, Cin); or #2 or_1(si, x1, x2 ); 44 O nosso circuito: 4 mux21 module add4( A3, A2, A1, A0, B3, B2, B1, B0, Ci, Co, S3, S2, S1, S0); input A3, A2, A1, A0, B3, B2, B1, B0, Ci; output Co, S3, S2, S1, S0; mux21 mux21_0(a0, B0, Cin, S0), mux21_1(a1, B1, Cin, S1), mux21_2(a2, B2, Cin, S2), mux21_3(a3, B3, Cin, S3); 45 - MIEEC - FEUP/DEEC 2

3 Modelos de circuitos digitais Modelos estruturais Um módulo é construído interligando entre si componentes (outros módulos): module mux21(a, B, Sel, Y); input A, B, Sel; output Y; wire x1, x2, nsel; not #1 not_1(nsel, Sel); and #2 and_1(x1, A, nsel), and_2(x2, B, Sel); or #2 or_1(y, x1, x2 ); 46 Modelos funcionais Não é descrita a estrutura do circuito Não se diz como é construído o circuito Descreve-se apenas a função que o circuito deve realizar Tradução automática para um circuito Processo designado por síntese lógica Inclui processos de optimização lógica O resultado é um circuito lógico formado por portas lógicas e flip-flops 47 - MIEEC - FEUP/DEEC 3

4 Verilog modelos funcionais (para representar circuitos combinacionais) Declaração assign assign X = expressao; o sinal X (um wire) tem o valor do resultado da função lógica descrita por expressao expressao é uma expressão algébrica que contém sinais (entradas ou sinais internos) e operadores 48 Verilog operadores lógicos Operadores binários (entre 2 sinais) & função AND função OR ~ função NOT ^ função XOR Exemplo: assign Y = (A & Sel) (B & ~Sel); Para além destes há mais operadores que serão estudados mais à frente 49 - MIEEC - FEUP/DEEC 4

5 O circuito full-adder (construído como um modelo funcional) module FA( Ai, Bi, Cin, Si, Cout ); input Ai, Bi, Cin; output Si, Cout; assign #2 Si = Ai ^ Bi ^ Cin; assign #3 Cout = (Ai&Bi) (Ai&Cin) ( Bi&Cin); expressão representam os atrasos de propagação para as saídas Si e Cout 50 Modelos funcionais: outra forma Declaração Permite definir uma função lógica usando uma sequência de instruções parecidas a um programa em linguagem C atribuições, if-then-, case, while, Os sinais que só são lidos são as entradas do circuito Os sinais a que são atribuídos valores são as saídas do circuito (devem ser declarados como sinais do tipo reg) 51 - MIEEC - FEUP/DEEC 5

6 Exemplo: um mux 2-1 module mux21(a, B, Sel, Y); input A, B, Sel; output Y; reg Y; if ( Sel ) Y = A; Y = B; Sempre que os sinais de entrada A, B e Sel mudam de valor Se o valor desta expressão não é zero O sinal Y toma o valor de A senão O sinal Y toma o valor de B 52 Exemplo: um mux 4-1 module mux41(a3, A2, A1, A0, S1, S0, Y); input A3, A2, A1, A0, S1, S0; output Y; reg Y; Operador E condicional; tem o mesmo significado que em linguagem C if ( S1==0 && S0==0 ) // ou if (~S1 && ~S0) Y = A0; if ( S1==0 && S0==1 ) // ou: if (~S1 && S0) Y = A1; if ( S1==1 && S0==0 ) Y = A2; Y = A3; 53 - MIEEC - FEUP/DEEC 6

7 Exemplo: mux4-1 usando case module mux41(a3, A2, A1, A0, S1, S0, Y); input A3, A2, A1, A0, S1, S0; output Y; reg Y; case ( {S1,S0} ) 2 b00: Y = A0; 2 b01: Y = A1; 2 b10: Y = A2; 2 b11: Y = A3; case Operador { }: concatenação de bits {S1,S0} representa uma palavra de 2 bits formada por S1 seguido de S0 54 Como fazer um mux4-1 de dados de 4 bits? module mux41d4(a3,a2,a1,a0,b3,b2,b1,b0, C3,C2,C1,C0,D3,D2,D1,D0, S1,S0,Y3,Y2,Y1,Y0); input A3,A2,A1,A0,B3,B2,B1,B0, C3,C2,C1,C0,D3,D2,D1,D0, S1,S0, output Y3,Y2,Y1,Y0; reg Y3,Y2,Y1,Y0; case ( {S1,S0} )... case 55 - MIEEC - FEUP/DEEC 7

8 Usando sinais com vários bits module mux41d4(a, B, C, D, S, Y ); input [3:0] A, B, C, D; input [1:0] S; output [3:0] Y; reg [3:0] Y; case ( S ) 2 d0 : Y = A; 2 d1 : Y = B; 2 d2 : Y = C; 2 d3 : Y = D; case Y é um sinal formado por 4 bits que se referem por Y[3], Y[2], Y[1] e Y[0] Y[0] é o bit menos significativo Y[2:1] representa uma palavra de 2 bits formada por {Y[2],Y[1]} Se existir mais do que uma instrução em cada caso, o Conjunto deve estar dentro de um bloco :... 2 d3: Y = A; X = A ^ B; E também há operadores aritméticos (semelhantes aos da linguagem C) Soma e subtracção (+, -) Multiplicação e divisão inteira (*, /, %) Multiplicação e divisão por 2 N (<<, >>) Usando estes operadores, o nosso somador de números de 4 bits escreve-se apenas module add4( A,B,Ci,Co,S); input [3:0] A,B; input Ci; output Co; output [3:0] S; assign {Co,S} = A + B + Ci; 57 - MIEEC - FEUP/DEEC 8

9 E o módulo add_sub4 é... module add4( A, B, add_sub, Co, S); input [3:0] A,B; input add_sub; output Co; output [3:0] S; reg Co; reg [3:0] S; if ( add_sub ) {Co,S} = A - B; {Co,S} = A + B; 58 - MIEEC - FEUP/DEEC 9