DISPOSITIVOS LÓGICOS PROGRAMÁVEIS DLP. 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 1

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Caio Santiago Farinha
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1 DISPOSITIVOS LÓGICOS PROGRAMÁVEIS DLP 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 1

2 1. FAMILIAS DE CIRCUITOS LÓGICOS DIGITAIS 1.1. Família Lógica TTL 1.2. Família Lógica MOS/CMOS 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 2

3 1. FAMILIAS DE CIRCUITOS LÓGICOS DIGITAIS 1.1. Família Lógica TTL 1.2. Família Lógica MOS/CMOS 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 3

AVANÇO DA ESCALA DE INTEGRAÇÃO: SSI Small Scale Integration (<12 portas) MSI Medium Scale Integration (>12 <99) LSI Large Scale Integration (milhares) VLSI Very Large Scale Integration (dezenas de

4 AVANÇO DA ESCALA DE INTEGRAÇÃO: SSI Small Scale Integration (<12 portas) MSI Medium Scale Integration (>12 <99) LSI Large Scale Integration (milhares) VLSI Very Large Scale Integration (dezenas de milhares) ULSI Ultra Large Scale Integration (> ) GSI Giga Scale Integration (> ) VANTAGENS DA MAIOR INTEGRAÇÃO: Menor área de placa Menor consumo Menor calor dissipado Maior confiabilidade Maior imunidade a ruído (EMI) 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 4

5 CARACATERISTICAS DOS CIRCUITOS INTEGRADOS DIGITAIS Fan out (Tab.8.6, pag.372 Tocci) Atrasos de propagação Produto velocidade potência Margem de ruído Níveis de tensão inválida Correntes absorvida e fornecida pelas I/O s Encapsulamentos (DIP, SOIC, PLCC, QFP, TQFP, LFBGA,...) Saídas Coletor Aberto (ou Dreno aberto) e Totem pole Saídas Three state Tensão de alimentação Entradas não usadas (problemas) Compatibilidade elétrica e de pino a pino Potência x Freqüência 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 5

Simplificação da expressão usando operações matemáticas (lógica aritmética) ou através do

6 REVISÃO DOS PROCEDIMENTOS DE PROJETO DE CIRCUITOS DIGITAIS (Ver Exemplo 4 7) 1. Definição da Tabela verdade 2. Obtenção da expressão soma de produtos 3. Simplificação da expressão usando operações matemáticas (lógica aritmética) ou através do Mapa de Karnaugh 4. Implementação do circuito lógico combinacional 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 6

7 EVOLUÇÃO DA ELETRÔNICA DIGITAL Válvula no início de 1940 Transistor em 1947 Primeiro integrado TTL em 1964 Década de 1970: << 600 portas surge SPLD SimplePLD ( ROM, PLA, PAL, etc ) ASIC s applications specific integrated circuits Década de 1980: >> 600 portas Multiple PLD CPLD (Complex PLD) FPGA Field Programmable Gate Array 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 7

8 Projetista tem o desafio de encontrar o balanço entre velocidade e generalidade do hardware Chip genérico: Microcontroladores Muitas funções Sacrifício de desempenho Chip dedicado: ASICS Aplicação específica alta velocidade baixo consumo só se justifica em grande quantidade, pois alterações do projeto não são possíveis 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 8

9 CIRCUITO SOMA-DE-PRODUTOS: 3 Entradas X1, X2, X3 2 Saídas Z1, Z2 Bloco AND configurável com 6 entradas Bloco OR Configurável com 6 entradas 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 9

10 PLA Soma de Produtos Anti-Fusíveis de conexão de entrada Anti-Fusíveis de conexão de saída Resistores pull-up nas entradas das AND Resistores pull-down nas entradas das OR 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 10

11 PAL PAL Soma de Produtos 3 Entradas X1, X2, X3 2 Saídas Z1, Z2 Apenas bloco AND configurável com 6 entradas Bloco OR fixo Construção fácil e mais barata Melhor desempenho que PLA s 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 11

12 CPLD Complex PLD CPLD Soma de produtos + Flip-flop CPLDs são grupos de macrocélulas: geradores de produtos (product terms) + flipflop Vários PAL s em um Chip 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 12

13 FPGA Field Programmable Gate Array Não contém bloco AND ou OR 3 Elementos básicos: Blocos I/O, Conexões programáveis, Blocos lógicos. Tudo configurado por software Principais fabricantes: Xilinx Actel, Altera, Plessey, Plus, AMD, QuickLogic 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 13

14 CPLD x FPGA CPLD Programação armazenada em FLASH Célula lógica (Macrocell) com muitas entradas (até 90) Número limitado de registradores (até 512) Não possui arranjos de memória Atrasos de roteamento determinísticos Projetos simples FPGA Programação armazenada em SRAM Célula lógica (Logic Element) com poucas entradas (4 à 6) Grande número de registradores (até 200K) Blocos de memória (até 9.9Mbits) e memória distribuída (até 1.3M bits) Atrasos de roteamento variáveis Projetos complexos 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 14

15 FPGA Elementos básicos - Blocos de entrada/saída configuráveis (I/O Blocks): são componentes de entrada/saída formados por estruturas bidirecionais que incluem buffer, flip-flop de entrada, buffer three-state e flip-flop de saída. - Interconexões Programáveis (Programmable InterConnect): pode ser do tipo SRAM, Anti-fusível ou EPROM. São como interruptores programáveis, geram as pistas de ligação entre os blocos lógicos e blocos de entrada e saída. - Blocos Lógicos Configuráveis (Logic Block): pode ser tão simples como um transistor ou tão complexo quanto um microprossessador. Este bloco é capaz de implementar várias funções combinacionais (através de look-up-table) e seqüenciais (através de flip-flops). 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 15

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17 FPGA Familias AS FAMÍLIAS DE FPGA SE DIFEREM EM : Formas de realizar a programação; Formas de organização dos condutores de interconexão Funcionalidades dos blocos lógicos **Porém, a diferença mais significativa é a forma de disponibilizar os blocos lógicos e as conexões. 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 17

18 FPGA Conexões Permanentes Baseada em antifusível -Não volátil -Pequena dimensão -Porém não reprogramável 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 18

19 FPGA Conexões Reprogramáveis Baseada em latch -Volátil -Relativamente grande -Reprogramável 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 19

20 FPGA CLB ou Bloco Lógico Bloco Lógico Ideal de uma FPGA: Lógica combinatória Flip-flops Saídas com registro ou apenas combinatórias reproduzem qualquer operação combinatória de até 4 entradas 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 20

21 FPGA CLB Altera Flex8000/ /8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 21

22 FPGA CLB Xilinx XC4000 C1 C2 C3 C4 H1 DIN S/R EC 13 "pinos" de entrada S/R Control 4 "pinos" de saída 3 geradores de funções 2 flip-flops Funções C permutáveis Aritmética com lógica de carry rápida (não visível) G4 G3 G2 G1 F4 F3 F2 F1 G Function Generator F Function Generator H Function Generator DIN F' G' H' G' H' DIN F' G' H' 1 S/R Control D SD Q EC RD D SD Q YQ Y XQ K H' F' 1 EC RD X 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 22

23 FPGA Input/Output Blocks Periferia de IOBs idênticos Entrada (I), saída (O), ou bidireccional (I/O); Com registo (Clock) ou apenas combinatório; Saída three-state (TS) I O TS Clock IOB Pad Ligado ao Pino 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 23

24 FPGA IOB Xilinx 4000 OE Slew Rate Control Passive Pull-Up, Pull-Down Vcc IOB s -Interface entre uma FPGA e o resto do sistema O Output Clock I 1 D Q Output Buffer Input Buffer Pad -O FPGA XC 4000 Xilinx tem 80 IOB s - Se localizam na periferia do chip I 2 Q D Delay Input Clock 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 24

25 FPGA Switch Box SB s - Switch Box Finalidade: Permite a interconexão entre os CLB s através dos canais de roteamento (linhas); 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 25

26 FPGA Exemplo de Função x1 x2 f f1 f2 f /8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 26

27 FPGA Vantagens em Menor área de placa Menor consumo Menor calor dissipado Maior confiabilidade Maior imunidade a ruído (EMI) Flexibilidade de alteração funcional Rapidez de desenvolvimento (time to market) Redução dos custos de obtenção de protótipos Tecnologia de (re)programação SRAM (reutilização) 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 27

28 CPLDs e FPGAs Comerciais 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 28

29 FPGA Característica de Projeto 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 29

30 FPGA Módulo Básico MUX 4:1 Como obter um LATCH RS???? 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 30

31 FPGA Módulo Básico MUX 4:1 trabalhando com LATCH RS 15/8/2013 Prof. Joselito ELP1DLP1 / npee / DEE 31

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