EXPERIMENTOS COM SOMADORES RÁPIDOS PARA USO NA DCT 2-D. Roger Endrigo Carvalho Porto, Luciano Volcan Agostini

Transcrição

1 EXPERIMENTOS COM SOMADORES RÁPIDOS PARA USO NA DCT 2-D Roger Endrigo Carvalho Porto, Luciano Volcan Agostini Grupo de Arquiteturas e Circuitos Integrados DMEC Universidade Federal de Pelotas (UFPEL) Caixa Postal 354 CEP Pelotas RS Brasil {rogerecp,agostini}@ufpel.tche.br RESUMO Este artigo apresenta uma exploração de espaço de projeto em um compressor de imagens JPEG baseline proposto e implementado em trabalhos anteriores. Esta exploração tomou como base a substituição dos operadores utilizados na arquitetura de cálculo da DCT 2-D e a conseqüente avaliação dos impactos em termos de performance e uso de recursos. Esta substituição foi feita com foco principal nas arquiteturas carry lookahead, carry lookahead hierárquico e carry select, com o objetivo de aumentar o desempenho do compressor JPEG. Os operadores foram descritos em VHDL, sintetizados e validados e, posteriormente, foram inseridos na arquitetura da DCT 2-D para a síntese em todo o bloco. A síntese da DCT 2-D foi direcionada para um FPGA da Altera. Como resultado desta exploração de espaço de projeto foi obtido, para a DCT 2-D, um desempenho 25% maior do que o original, usando 5% mais células lógicas do dispositivo. SUMMARY This paper presents a project space exploration on the baseline JPEG compressor proposed and implemented in previous works. This exploration took as base the substitution of the operators used in the 2-D DCT calculation architecture of the compressor and the consequent evaluation of impacts in terms of performance and resources utilization. This substitution was made with main focus in the carry lookahead, hierarchical carry lookahead and carry select architectures, with the objective to increase the JPEG compressor performance. The operators were described in VHDL, synthesized and validated and, then, they were inserted in the 2-D DCT architecture for synthesis in the whole module. The 2-D DCT was synthesized for an Altera FPGA. With this project space exploration, the higher performance obtained for the 2-D DCT was 25% higher than the original, using just 5% more logic cells.

2 EXPERIMENTOS COM SOMADORES RÁPIDOS PARA USO NA DCT 2-D Roger Endrigo Carvalho Porto, Luciano Volcan Agostini Grupo de Arquiteturas e Circuitos Integrados DMEC Universidade Federal de Pelotas (UFPEL) Caixa Postal 354 CEP Pelotas RS Brasil {rogerecp,agostini}@ufpel.tche.br RESUMO Este trabalho apresenta uma exploração de espaço de projeto baseada na substituição dos operadores usados na arquitetura de cálculo da DCT 2-D de um compressor JPEG. Esta substituição dos operadores foi feita com foco principal nas arquiteturas carry lookahead, carry lookahead hierárquico e carry select, com o objetivo principal de indicar alternativas arquiteturais para aumentar o desempenho do compressor JPEG. Os operadores foram todos descritos em VHDL, sintetizados, validados e, posteriormente, inseridos na arquitetura de cálculo da DCT 2-D para síntese em todo o bloco. A síntese da DCT 2-D foi direcionada para um FPGA da Altera. O desenvolvimento dos novos operadores resultou em 83 arquivos de descrições em VHDL totalizando aproximadamente 9000 linhas de código. Como resultado desta exploração arquitetural, foi obtida uma alternativa arquitetural para DCT 2-D que apresentou um incremento de 25% no desempenho e de 5% na utilização de recursos. 1. INTRODUÇÃO A DCT 2-D, Transformada Discreta do Co-seno em Duas Dimensões [1], é uma ferramenta matemática utilizada para transformar a representação da informação do domínio espacial para o domínio das freqüências. Possui várias aplicações para a eletrônica sendo utilizada, por exemplo, em filtros de áudio e compressores de imagem ou vídeo. No compressor de imagem JPEG baseline [2] a DCT 2-D é aplicada para que as freqüências mais elevadas (que geralmente contribuem menos com a informação da imagem [3]) sejam atenuadas ou até mesmo eliminadas pela quantização que é o processo seguinte à DCT 2-D no processo de compressão JPEG [4]. A DCT 2-D por sua vez é o bloco mais crítico do compressor JPEG em se tratando de desempenho, devido a grande complexidade dos cálculos realizados. No nível arquitetural este ponto crítico é responsabilidade das operações de soma sobre entradas com número elevado de bits e do conseqüente atraso gerado pela propagação do carry out na arquitetura ripple carry utilizada nos somadores originais [5]. Então, o objetivo principal deste trabalho foi aumentar o desempenho do compressor de imagem JPEG através da substituição das arquiteturas utilizadas nos somadores da DCT 2-D, com foco principal nas arquiteturas carry lookahead, carry lookahead hierárquico e carry select [6] - [7]. Também foram avaliados os impactos, em termos do uso de recursos, gerados por cada substituição. 2. ARQUITETURA DA DCT 2-D A arquitetura da DCT 2-D usada no compressor JPEG [8] é genericamente apresentada na fig. 1. Esta arquitetura foi desenvolvida para alcançar uma alta freqüência de operação com o uso de técnicas de pipeline e é baseada na arquitetura proposta por Kovac [9] com algumas modificações. Então, a arquitetura da DCT 2-D foi dividida em duas arquiteturas de DCT 1-D e um buffer de transposição. As duas arquiteturas de DCT 1-D são similares mas o número de bits utilizados em cada estágio do pipeline é diferente. As arquiteturas de DCT 1-D são organizadas em seis estágios de pipeline, sendo um estágio para cada passo do algoritmo [5]. O buffer de transposição serve para receber os resultados do cálculo da primeira DCT 1-D, armazená-los linha a linha e entregá-los coluna a coluna para o cálculo da segunda DCT 1-D. Figura 1 Arquitetura genérica da DCT 2-D

3 2.1. Algoritmo Rápido Usado para o Cálculo da DCT 1-D O algoritmo escolhido em [1] para o cálculo da DCT em uma dimensão foi proposto por Arai [10] e modificado por Kovac [9] e está apresentado abaixo. Este algoritmo possui seis passos completamente independentes entre si, o que possibilita o uso de pipeline entre estes passos. As simulações do algoritmo proposto em [9] apresentaram resultados diferentes dos esperados para o cálculo da DCT. Desta forma, após uma análise detalhada dos resultados de simulação e após comparações com o algoritmo proposto em [10] (que serviu de base para o algoritmo desenvolvido em [9]), concluiu-se o algoritmo proposto em [9] possuia um erro no cálculo da variável b 2, definida como a 2 - a 4. Este erro distorce completamente os dados da imagem que está sendo processada. O erro foi corrigido no algoritmo utilizado em [1], onde o cálculo de b 2, como está apresentado no algoritmo abaixo exposto, é obtido através do cálculo a 3 - a 4. Para o algoritmo apresentado abaixo, tem-se que: = ( π ); m2 cos( 6π 16) m1 cos 4 16 = ; ( ) ( ) m3= cos 2π 16 cos 6π 16 e ( ) ( ) m4= cos 2π 16 + cos 6π 16. Passo 1 b0 = a0 + a7 b1 = a1 + a6 b2 = a3 a4 b3 = a1 a6 b4 = a2 + a5 b5 = a3 + a4 b6 = a2 a5 b7 = a0 a7 Passo 2 c0 = b0 + b5 c1 = b1 b4 c2 = b2 + b6 c3 = b1 + b4 c4 = b0 b5 c5 = b3 + b7 c6 = b3 + b6 c7 = b7 Passo 3 d0 = c0 + c3 d1 = c0 c3 d2 = c2 d3 = c1 + c4 d4 = c2 c5 d5 = c4 d6 = c5 d7 = c6 d8 = c7 Passo 4 e0 = d0 e1 = d1 e2 = m3 x d2 e3 = m1 x d7 e4 = m4 x d6 e5 = d5 e6 = m1 x d3 e7 = m2 x d4 e8 = d8 Passo 5 f0 = e0 f1 = e1 f2 = e5 + e6 f3 = e5 e6 f4 = e3 + e8 f5 = e8 e3 f6 = e2 + e7 f7 = e4 + e7 Passo 6 S0 = f0 S1 = f4 + f7 S2 = f2 S3 = f5 f6 S4 = f1 S5 = f5 + f6 S6 = f3 S7 = f4 f Arquitetura da DCT 1-D A arquitetura da DCT 1-D proposta por Kovac [9] e usada neste artigo é apresentada na fig. 2. Considerando os passos do algoritmo usado pela DCT 1-D, o uso de pipeline entre estes passos se torna natural. Já que o algoritmo possui seis passos independentes entre si, o pipeline também foi desenvolvido com seis estágios, onde cinco efetuam adições e subtrações e um efetua multiplicações. Os cinco somadores na arquitetura original da DCT são ripple carry e o multiplicador é baseado em operações de somas de deslocamentos. Dessa forma, arquitetura da DCT 1-D é composta por buffers ping-pong (que mantém os dados estáveis nas entradas dos operadores), multiplexadores (para selecionar o valor a ser colocado na entrada do operador) e os operadores. Os somadores utilizados na arquitetura da DCT 1-D são do tipo ripple carry [6]. A arquitetura destes somadores é bastante simples e amplamente difundida. Sua principal vantagem é o reduzido uso de recursos. Porém, há a desvantagem do baixo desempenho provocado pela propagação do carry. Em outras palavras, cada estágio necessita do carry do estágio anterior para efetuar a soma. É esta propagação que define o caminho crítico da arquitetura de cálculo da DCT 1-D e, por conseqüência, da própria DCT 2-D. Sendo C i-1 o carry de entrada do estágio; A i e B i as entradas do somador; C i o carry de saída do estágio e S i a soma resultante, podemos escrever as equações que determinam a soma e o carry como: S = A B C i i i i 1 ( ) C = A B + C A + B i i i i 1 i i Na tab. 1 estão apresentados, para cada estágio das duas arquiteturas da DCT 1-D, o número de bits na entrada de cada somador, quais dos somadores possuem a geração de carry out e quais somadores podem operar no modo de subtração. Nesta tabela, o estágio do multiplicador (estágio 4) apresenta os três somadores utilizados por sua arquitetura. Tabela 1 Somadores usados nas duas DCT 1-D Estágio 1ª DCT 1-D 2ª DCT 1-D bits Cout A / S bits Cout A / S 1 8 sim sim 12 sim sim 2 9 sim sim 13 sim sim 3 10 sim sim 14 sim sim 16 não não 20 não não 4 16 sim não 20 sim não 20 não não 24 não não 5 11 sim sim 15 não sim 6 12 não sim 15 não sim

4 Figura 2 Arquitetura para o cálculo da DCT 1-D Na tab. 1 também pode-se observar que os somadores utilizados na arquitetura da primeira DCT 1-D possuem operadores com tamanho mínimo de 8 bits e máximo de 20 bits, enquanto que os operadores da segunda DCT 1-D possuem operadores com tamanho mínimo de 12 bits e máximo de 24 bits. 3. ALGUMAS ARQUITETURAS ALTERNATIVAS DE SOMADORES Somadores de alta performance são essenciais não apenas para adição, mas também para a subtração, multiplicação e divisão [7]. Este item do artigo irá apresentar aspectos sobre as arquiteturas dos somadores carry lookahead, carry lookahead hierárquico e carry select, que são as arquiteturas de somadores utilizadas neste trabalho Somadores Carry Lookahead Este tipo de arquitetura de somador se utiliza de uma técnica chamada de carry lookahead (CLA) que tem por propósito aumentar a velocidade de propagação do carry [7]. Esta técnica baseia-se em examinar todos os estágios de entrada do somador e, simultaneamente, produzir os carries apropriados para cada um destes estágios, ou seja, todos os carries são calculados ao mesmo tempo, paralelamente. Após, estes carries são aplicados aos estágios posteriores aos estágios onde foram gerados, para produzir o resultado final da operação de soma. Como estes carries são gerados simultaneamente, o tempo de adição é constante, independentemente do comprimento da palavra de entrada do somador [7]. Sendo A i e B i as entradas de um somador de n-bits, onde A n-1 e B n-1 são os bits de sinal; C i-1,o carry de entrada do i-ésimo estágio; C -1, o carry de entrada do estágio menos significativo; e S i e C i a soma e o carry de saída, respectivamente, do i-ésimo estágio. Definiremos duas funções auxiliares como segue: G = A B i i i Pi = Ai Bi A função carry generate (G i ) reflete a condição de que um carry foi gerado no i-ésimo estágio. A função P i, chamada carry propagate, é verdadeira quando o i-ésimo estágio estiver apto a passar seu carry de entrada (C i-1 ) para o próximo estágio. Substituindo-se P i e G i na equação (equação do ripple carry) obtemos para i = n-1,..., 1, 0: S = P C i i i 1 C = G + P C i i i i 1 Observando-se estas equações fica claro que, para implementá-las, é necessário o uso de uma quantidade maior de recursos de hardware, em relação aos somadores do tipo ripple carry. Assim, a operação de soma usando-se carry lookahead, é composta por três etapas, como pode ser observado na figura Somadores Carry Lookahead Hierárquico Uma outra arquitetura a ser analisada é a do somador carry lookahead hierárquico. O propósito desta abordagem, além de aumentar a velocidade de propagação do carry, é diminuir a complexidade das equações produzidas quando se usa a técnica carry lookahead em um somador. Como conseqüência, tem-se um somador hierárquico equivalente a um carry lookahead mas alcançando um desempenho maior do que este último.

5 Neste tipo de arquitetura usa-se um bloco de controle para agrupar m somadores de n-bits, que chamaremos de blocos somadores, formando um somador de m n bits. onde P * e G * são produzidos em um estágio e Cin no estágio anterior. Para maior clareza, um exemplo deste tipo de somador é ilustrado na fig. 4. Figura 4 Diagrama em blocos de um somador carry lookahead Hierárquico de 8 bits Figura 3 Diagrama em blocos de um somador carry lookahead de 8 bits É importante frisar que o bloco de controle também usa a técnica carry lookahead em sua lógica interna. O funcionamento dos blocos somadores é comum ao dos somadores carry lookahead, exceto pela geração dos sinais P * (carry propagate do bloco somador) e G * (carry generate do bloco somador). Cada bloco somador gera seus sinais P * e G * os quais são utilizados pelo bloco de controle para gerar o carry in do bloco somador subseqüente. Estes sinais podem ser escritos como: K * P = Pn 1 Pn 2 P1 P0 * G Gn 1 Pn 1 Gn 2 Pn 1 Pn 2 Gn 3 = P P P G K K n 1 n onde n é o bit mais significativo do bloco somador. O bloco de controle, por sua vez, recebe os sinais P * e G * gerados pelos blocos somadores e o carry in externo e gera os carries out adequados. O carry out de maior ordem serve como carry out do somador, os outros carries out são aplicados adequadamente como carries in nos outros blocos somadores. Estes carries out, produzidos pelos blocos de controle, podem ser escritos como: * * Cout = G + P Cin K 3.3. Somadores Carry Select Outra abordagem adicional de arquitetura para acelerar a propagação do carry são os somadores carry select [11]. Usualmente, divide-se o somador em sessões de soma. Cada uma destas sessões, por sua vez, é composta por duas estruturas de somadores ripple carry (uma com carry in e outra sem [7]) e um multiplexador para selecionar a soma apropriada. A lógica de seleção usada nos multiplexadores é composta pelo carry out da sessão anterior. A complexidade desta lógica de seleção cresce rapidamente quando sessões de mais alta ordem são adicionadas para incrementar o tamanho total do somador. As equações que definem a soma e o carry dos somadores carry select são as mesmas equações usadas nos somadores ripple carry. O esquema básico de um somador carry select de 8 bits é mostrado na figura 5. Figura 5 Diagrama em blocos de um somador carry select de 8 bits

6 4. DESCRIÇÃO DOS SOMADORES EM VHDL A descrição dos operadores utilizados neste trabalho foi feita em linguagem VHDL [12], utilizando-se os editores de texto do Max Plus II e do Quartus II, ambos da Altera [13]. Foram desenvolvidos 19 arquivos de descrições para a arquitetura carry lookahead, 42 para a arquitetura carry lookahead hierárquico e 22 para a arquitetura carry select, totalizando 83 arquivos de descrições para as três arquiteturas alternativas apresentadas, aproximadamente 9000 linhas de VHDL para descrever todos os operadores. Na implementação das arquiteturas carry lookahead hierárquico e carry select, utilizou-se a vantagem da hierarquização, através da reutilização do código de outras descrições. Em outras palavras, blocos comuns a vários operadores foram descritos de forma separada para que pudessem ser instanciados como componentes nestes somadores. Com isso, o código das descrições ficou, além de mais curto, mais claro. A fig. 6 apresenta, como exemplo, a hierarquia das descrições usadas para um somador / subtrator carry lookahead hierárquico de 8 bits. Figura 6 Hierarquia das descrições usadas para um somador / subtrator carry lookahead hierárquico de 8 bits Posteriormente, os operadores originais da DCT 2-D (ripple carry) foram substituídos pelos novos operadores implementados para que fosse feita a síntese e avaliação de resultados. A substituição dos operadores levou em conta a equivalência entre os operadores em relação ao número de bits e a ocorrência ou não de carry out. 5. RESULTADOS DE SÍNTESE A etapa seguinte à descrição dos operadores foi a síntese dos mesmos. A etapa de síntese utilizou o software Quartus II e foi direcionada a um FPGA da família APEX20KE da Altera [13], mais especificamente o dispositivo EP20K160ETC Inicialmente, todos os operadores descritos foram sintetizados separadamente. Após, foram sintetizados dentro dos blocos da primeira e da segunda DCT 1-D. Por fim, foi sintetizada a DCT 2-D com os novos operadores. A tab. 3 mostra os resultados de síntese do bloco da DCT 2-D utilizando-se operadores da arquitetura original (ripple carry RCA) e das três arquiteturas alternativas desenvolvidas (carry lookahead CLA, carry lookahead hierárquico CLAH e carry select CSA). Os resultados para um ajuste fino feito na DCT 2-D também são apresentados. O ajuste fino aplicado à DCT 2-D foi uma tentativa de alcançar o maior desempenho possível e minimizar a utilização de recursos e consumo de potência. O atraso entre os estágios do pipeline da DCT 2-D é constante e definido pelo estágio com maior atraso dentre todos os estágios. Desta forma, as arquiteturas dos somadores dos demais estágios foram definidas utilizando os somadores com menor área, mas que tivessem um atraso igual ou inferior ao maior atraso. Deste modo foi possível manter um desempenho total da DCT 2-D similar ao obtido com a utilização de todos os operadores com arquitetura de somadores rápidos e minimizar a utilização de recursos e o consumo de potência. A tab. 2 apresenta a configuração deste ajuste fino, com as arquiteturas de somadores usadas, de acordo com o número de bits e o período. Tabela 2 Operadores usados no ajuste fino da DCT 2-D N de bits Período (ns) Arquitetura 8c 19,4 ripple carry 9c 17,7 ripple carry 10c 18,2 ripple carry 11c 21,3 ripple carry 12 19,8 carry lookahead hierárquico 12c 20,7 carry lookahead hierárquico 13c 20,2 carry lookahead hierárquico 14c 20,1 carry select 15 19,4 carry select 16* 20,2 carry select 16c* 19,4 carry lookahead hierárquico 20* 22,3 carry lookahead hierárquico 20c* 22,7 carry lookahead hierárquico 20dct* 25,3 carry select 24dct* 27,8 carry select Tabela 3 Comparação dos resultados de síntese da DCT 2-D para o dispositivo EP20K160ETC144-1da família APEX20KE da Altera DCT 2-D RCA CLA CLAH CSA Ajuste Fino Área (LCs) Freqüência (MHz) 45,57 49,24 54,47 57,81 57,19 Potência (mw) Incremento em 19,53-8,05% Desempenho * % 26,86% 25,5% Incremento em Uso de Recursos* - 3,08% 4,48% 8,6% 5,24% * resultados comparativos com a arquitetura original (RCA)

7 Para a arquitetura carry lookahead a DCT 2-D utilizou 3777 células lógicas e atingiu uma freqüência máxima de operação de 49,24 MHz. No caso da arquitetura carry lookahead hierárquico, 3828 células lógicas foram usadas e a freqüência máxima atingida foi de 54,47 MHz. Usando-se a arquitetura carry select foram usadas 3979 células lógicas para a obtenção de uma freqüência máxima de 57,81 MHz. Com o ajuste fino obteve-se 57,19 MHz para a freqüência máxima de operação e 3856 células lógicas para a área ocupada. Quanto ao aumento em desempenho, a arquitetura carry lookahead apresentou uma freqüência máxima de operação 8,05% maior que a freqüência máxima da arquitetura ripple carry. No caso do CLA hierárquico o incremento foi de 19,53%. Para a arquitetura carry select, 26,86 %. Com o ajuste fino obteve-se 25,5% de aumento no desempenho da DCT 2-D. Os incrementos em área ocupada foram de 3,08% para a arquitetura carry lookahead, 4,48 % para a carry lookahead hierárquico, 8,6% para a arquitetura carry select e 5,24% para a DCT 2-D com ajuste fino. Outros dados importantes são os que foram obtidos através do simulador do Quartus II e que tratam da potência consumida. Para obter tal estimativa foi necessário o uso da matriz apresentada abaixo Esta matriz, utilizada como vetor na estimação da potência consumida, foi escolhida por ser a mesma matriz usada em [1] para validar a DCT 2-D. Como resultado, uma DCT 2-D com somadores ripple carry consumiu uma potência de 490 mw. Usando-se carry lookahead a potência consumida foi de 800 mw. Para carry lookahead hierárquico a potência foi de 725 mw. Com somadores carry select obteve-se 1312 mw de potência consumida. Por fim, o consumo para uma DCT 2-D com ajuste fino foi de 561 mw. Os resultados de síntese relativos somente aos operadores também são relevantes. No que diz respeito aos atrasos, o menor obtido foi de 16,3 ns para o somador carry lookahead hierárquico de 8 bits enquanto que o maior foi obtido com um somador ripple carry de 24 bits sem carry out: 36,1 ns. A menor área ocupada foi 26 células lógicas com um ripple carry de 8 bits sendo que a maior foi de 111 células lógicas para um carry select de 8 bits sem carry out. Da mesma forma, a menor potência consumida foi obtida com um somador carry select de 8 bits: 128 mw. A maior potência foi de 806 mw para um somador ripple carry de 20 bits sem carry out. 6. CONCLUSÕES Este artigo apresentou o desenvolvimento de arquiteturas de somadores para uso na compressão de imagens JPEG, mais especificamente, para uso na DCT 2-D do compressor. Estes somadores foram desenvolvidos com o objetivo de indicar alternativas para aumentar o desempenho do compressor. No total, foram desenvolvidas 83 descrições e aproximadamente 9000 linhas de código VHDL para as três alternativas arquiteturais utilizadas na implementação dos operadores. Foram apresentados, também, os resultados da síntese dos somadores desenvolvidos (direcionada a FPGAs da Altera). As freqüências máximas de operação da DCT 2-D, obtidas como resultado para cada uma das arquiteturas alternativas implementadas, foram todas maiores do que a freqüência máxima de operação original obtendo-se, por exemplo, um aumento no desempenho em torno de 25 % para a DCT 2-D com ajuste fino. Os resultados obtidos mostraram também que, tanto para as três alternativas arquiteturais implementadas quanto para o ajuste fino utilizando as mesmas, os impactos no desempenho foram maiores que seus respectivos impactos no uso de recursos. Considerando-se que o objetivo principal do trabalho foi aumentar o desempenho do compressor de imagens JPEG, os resultados obtidos foram considerados satisfatórios. Como trabalhos futuros, indicam-se o desenvolvimento de outras alternativas arquiteturais de somadores, como carry skip adder, para que novas avaliações e comparações possam ser realizadas. Também espera-se desenvolver alguns destes operadores em layout full custom e standard cell, para realizar comparações mais precisas, tomando por base os resultados de simulações elétricas e de análise de timing de mais baixo nível. 7. REFERÊNCIAS BIBLIOGRÁFICAS [1] Agostini, L., Projeto de Arquiteturas Integradas para a Compressão de Imagens JPEG, Dissertação de Mestrado Universidade Federal do Rio Grande do Sul. II. PPGCC, Brasil, 2002.

8 [2] The International Telegraph and Telephone Consultative Committee, Information Technology Digital Compression and Coding of Continuous-Tone Still Images Requirements and Guidelines, Rec. T.81, [3] Miano, J., Compressed Image File Formats JPEG, PNG, GIF, XBM, BMP, Addison-Wesley, EUA, [4] Pennebaker, W., e J. Mitchell. JPEG Still Image Data Compression Standard, Van Nostrand Reinhold, EUA, [5] L. Agostini, I. Silva, e S. Bampi, Pipelined Fast 2-D DCT Architecture for JPEG Image Compression. SBCCI XIV Symposium on Integrated Circuits and System Design, Brasil, pp , [6] Rabaey, J., Digital Integrated Circuits: A Design Perspective, Prentice Hall, EUA, [7] Hwang, K., Computer Arithmetic: Principles, Architecture and Design, John Wiley & Sons, EUA, [8] JPEG and JBIG Committees, Home site of the JPEG and JBIG Committees, < [9] M. Kovac, e N. Ranganathan. JAGUAR: A Fully Pipeline VLSI Architecture for JPEG Image Compression Standard, Proceedings of the IEEE, vol. 83, n. 2, pp , [10] Y. Arai, T. Agui, e M. Nakajima, A Fast DCT-SQ Scheme for Images, Transactions of IEICE, [S.l.], v.e71, n.11, pp , [11] N. Weste and K. Eshraghian. Principles of CMOS VLSI Design.- Second Edition, Addison-Wesley, EUA, [12] Airan, R., J. Berge, e V. Olive, Circuit Synthesis with VHDL, EUA, [13] Altera Corporation, Altera: The Programmable Solutions Company, <