AVALIAÇÃO DE CIRCUITOS SOMADORES DE 32 BITS EM VHDL UTILIZANDO DISPOSITIVOS DE LÓGICA PROGRAMÁVEL

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1 AVALIAÇÃO DE CIRCUITOS SOMADORES DE 32 BITS EM VHDL UTILIZANDO DISPOSITIVOS DE LÓGICA PROGRAMÁVEL Thiago Moutran Araki, André Reis, Renato P. Ribas Instituto de Informática UFRGS Av. Bento Gonsalves, 9500 CxP CEP Porto Alegre RS, Brasil {tmaraki, andreis, ABSTRACT The meaning of this study is to demonstrate different kinds os adders and their evaulation due to area and speed criteria in reprogammable devices. A comparisson of some circuit aproaches, the implementation made by Altera, Xilinx and Actel softwares and an analysis of their tecnologies will also be done. The results of the study made from the compilation of the adders will show that in most cases, reprogrammable integrated circuits already have the sum operator implemented with very good performance and design. It will be also shown that certain additon aproaches can be faster or smaller than the automatic generated ones, but, in general, there are some large costs envolved. RESUMO Este estudo tem como objetivo demonstrar diferentes tipos de somadores e sua avaliação segundo critérios de área e atraso em dipositivos reprogramáveis. Será feita uma comparação entre as diferentes abordagens de circuitos e as implementações realizadas pelos softwares dos fabricantes Altera, Xilinx e Actel, além de uma análise das suas atuais tecnologias. Os resultados analisados das compilações dos somadores mostrarão que os atuais circuitos integrados reprogramáveis já contêm implementações da operação de adição com um desempenho muito bom. É demonstrado também que certas abordagens de somadores podem ser mais rápidas ou menores do que as geradas automaticamente, mas, em geral com alguns grandes custos envolvidos. 1. INTRODUÇÃO A adição é a operação aritimética mais utilizada, pois, além de ser importante em cálculos e determinação de endereços, dela se deriva a multiplicação, que é muito utilizada em circuitos processadores de sinais, computação vetorial e criptografia. Seu desempenho, portanto, deve ser o melhor possível, pois significará uma grande parcela na velocidade total do sistema. Sua otimização, tanto em tamanho quanto em rapidez, é fundamental em qualquer circuito que utilize esta operação. Existem várias técnicas que se propõem obter o melhor circuito somador, considerando os atributos velocidade, área utilizada e complexidade do método. Em um somador, geralmente o atributo crítico é o cálculo do vai um ou carry out, como é tecnicamente conhecido, pois dele, geralmente, depende todos os estágios da soma. Em uma adição de 32 bits, o carry out, no seu pior caso, necessitaria de 32 estágios a serem calculados anteriormente. Neste estudo, as técnicas de adição estudadas serão as seguintes: Ripple Carry Adder, Carry Select Adder, Carry Skip Adder, Carry Lookahead Adder, Parallel Prefix Adder, e também variedades de somadores oriundos destas técnicas. O Ripple Carry Adder é o somador que funciona da mesma maneira em que se soma algarismos decimais. Se existir, isto é, se a soma dos dois algarismos for maior ou igual ao radical da base considerada, o carry out é deslocado para direita e é utilizado como mais uma parcela da adição do próximo dígito. Sua velocidade é, portanto, linearmente proporcional ao número de bits que se está somando. Tanto o Carry Select Adder quanto o Carry Skip Adder utilizam o mesmo método que o Ripple, mas possuem camadas de lógica a mais para amenizar seu custo de velocidade. Os somadores Carry Lookahead e o Parallel Prefix pertencem à classe de somadores rápidos que trabalham em tempo logarítimo e funcionam como árvores recursivas. Seu detalhamento, junto com os outros somadores, será dado na próxima seção.

2 Em um contexto de projeto VLSI (Very Large System Integration), questões como público-alvo, quantidade de unidades fabricadas e custo de projeto influenciam na escolha entre dois tipos de abordagem: os ASICs (Application- Specific Integrated Circuit), circuitos integrados convencionais que são desenvolvidos para uma função determinada; e os PLDs (Programmable Logic Devices), circuitos reconfiguráveis que abreviam, o tempo de projeto por eliminar a etapa de layout. Estas distintas técnicas refletem o estado da arte em circuitos VLSI e buscam nichos específicos de mercado. Os ASICs geralmente são usados para dispositivos de alta performance como processadores e memórias. Seu alto custo tem que ser amortizado por uma grande quantidade de vendas, sua prototipação é cara e sua fase de teste é lenta, visto que é necessário que o chip esteja fabricado para tanto. Os PLDs, por outro lado, abrangem aplicações que requerem menor velocidade e complexidade, e seu custo é mais baixo. Além disto, sua prototipação e teste é realizada no momento do desenvolvimento. As tecnologias de PLDs disponíveis atualmente são os FPGAs (Field-Programming Gate Array), e os CPLDs (Complex Programmable Logic Device). Os CPLDs, por possuírem uma estrutura menos flexível e seu atraso ser mais simples de predizer, são utilizados quando se necessita de uma aplicação crítica ou de alta performance, enquanto que os FPGAs podem alocar muito mais elementos lógicos sistemas inteiros, em detrimento de velocidade. A programação de PLDs pode ser feita de três maneiras distintas: por anti-fusíveis, por memória RAM ou memória Flash. Cada método possui características próprias de desempenho, capacidade de programação e complexidade. Na seção 3 serão discutidas todas estas plataformas e seus fabricantes. Este estudo se dirige à avaliação de alguns tipos de circuitos combinacionais da classe de somadores em diferentes PLDs disponíveis no mercado, utilizando as ferramentas de síntese oferecidas pelos fabricantes considerados. A partir de descrições de hardware na linguagem VHDL, com base em [4], foi simulado para fins de comparação, vários tipos de somadores de 32 bits estudados em [1], nas duas famílias distintas de PLDs, os FPGAs e os CPLDs, das empresas Altera, Xilinx e Actel. Os dados coletados destas simulações se referem ao tamanho (quantidade de elementos lógicos utilizados pelo circuito) ou complexidade do somador, e sua performance, medida através do atraso, no pior caso, de seu resultado completo. 2. TIPOS DE SOMADORES 2.1. Ripple Carry Adder (RCA) Das estruturas estudadas, este circuito é o mais simples que se pode ser projetado pois é composto de somadores de um bit full adders em série, que fazem a adição dos operandos e do carry out vindo do estágio anterior. Seu atraso, no pior caso, se dá quando um carry out é gerado no primeiro estágio e se propaga até o último estágio. Este atraso é linearamente proporcional ao seu tamanho, em número de bits e é, teoricamente, o mais lento. Por causa de sua estrutura interna dividida em blocos, PLDs trabalham melhor com o somadores RCA do que circuitos integrados convencionais trabalhariam, proporcionalmente. Sua descrição está representada na figura 1. Figura 1: Ripple Carry Adder 2.2. Carry Select Adder (CSA) O Carry Select Adder é um somador que se utiliza do mesmo princípio do RCA, porém possui uma estrutura que calcula possíveis resultados ao mesmo tempo. Dividindo a cadeia do RCA em dois ao meio e duplicando a segunda cadeia, com uma delas tendo carry in igual a zero e outra tendo carry in igual a um, podemos calcular a soma, teoricamente, na metade do tempo de um RCA. Para escolher qual das duas partes finais está correta, utilizamos um multiplexador (MUX) com o seletor sendo o carry out da primeira cadeia. Perde-se em área com esta técnica, pois a segunda metade da cadeia tem que ser duplicada e um dos resultados descartados. Existe, também, a adição de multiplexadores ao circuito. Esta implementação é descrita na figura 2. Podemos continuar dividindo o circuito em quatro (2 níveis) e oito (3 níveis) partes veja [1], utilizando mais área, porém ganhando em atraso. É a estrutura descrita na figura 3. Além disto, uma outra técnica sugere que se tenha duplas de cadeias de RCA em cascata, onde as divisões do circuito não precisam ser iguais. Pode-se dividir conforme o atraso da estrutura anterior mais o atraso do MUX. Este tipo de somador está descrito na figura 4. Existe

3 uma grande liberdade para construção de somadores desta maneira para 32 bits, e três formas foram analisadas neste trabalho: dividindo o circuito em RCAs de 2, 2, 3, 4, 5, 6 e 10 bits (código CSA1C); 2, 2, 3, 3, 4, 5, 6 e 7 bits (código CSA2C) e 3, 3, 4, 6, 7, 9 bits (código CSA3C). circuito semelhante na figura 5. Na figura 6 temos uma versão deste somador com a lógica de adiantamento de carry feita em dois níveis. O carry pode ser adiantado se em todos (ou alguns) blocos houve propagação de carry. Estas estruturas tendem a ser rápidas em alguns casos, porém, no seu pior caso, que é o qual as ferramentas de análise especificam, tornam-se lenta pela quantidade de lógica em série que existe no caminho. Figura 5: Carry Skip Adder Figura 2: Carry Select Adder Figura 6: Carry Skip em 2 níveis Figura 3: Carry Select em 2 níveis Figura 4: Carry Select em cascata 2.3. Carry Skip Adder (SKIP) Os somadores do tipo Carry Skip Adder, como os CSA, possuem a mesma estrutura de um circuito RCA. Sua melhoria, em relação a este último, se dá utilizando uma lógica de detecção de propagação de carry. Isto é feito analizando uma parte do circuito e, se esta parte do circuito propagar o carry, isto é, se não houver uma soma de um dígito zero com outro dígito zero, o carry visto a partir deste bloco é igual ao carry que entrou neste bloco. Podemos então adiantar o cálculo do carry para cada bloco. No somador construído, dividiu-se a cadeia de RCA 32 bits em 4 blocos de 8 bits. Pode-se observar um 2.4. Carry Lookahead Adder (CLA) A partir deste somador, estaremos analisando estruturas que se comportam de forma recursiva, construindo árvores de altura proporcional ao logarítimo do tamanho, em bits, desses somadores ao invés de cadeias lineares como os RCA. O Carry Lookahead Adder é um somador que se baseia nos sinais propagate, que indica quando o carry se propaga pelo estágio e generate, que indica quando o carry é gerado, independente de carry in. A partir disto, pode-se agrupar estes sinais em blocos, para calculo de propagação e geração de carry em um setor do circuito. Este cálculo é feito de forma paralela e recursiva, não dependendo de estágios anteriores. São criados blocos de 4 bits e depois, com os sinais agrupados destes blocos, são gerados dois blocos de 16 bits. A única resalva neste somador é que, para 32 bits, o carry gerado no primeiro bloco deve entrar serialmente como carry in do segundo bloco. Mesmo assim, o atraso deste circuito se torna menor do que de alguns dos somadores avaliados anteriores. A complexidade aumenta drasticamente devido ao maior número de cálculos envolvidos neste circuito. Detalhes deste circuito podem ser observados nas figuras 7a e 7b.

4 Figura 7a: Carry Lookahead Adder Figura 9: Kogge Stone Adder Figura 10: Somador híbrido 3. PLATAFORMAS DE PLDs Figura 7b: Carry Generator 2.5. Parallel Prefix Adder (PPA) A determinação do sinal de carry feita através de blocos de 4 bits no CLA pode ser simplificada para apenas 2 bits. Isto torna o circuito muito mais flexível, com blocos se relacionando de forma paralela como uma arvore. As duas técnicas mais usadas são o método de Brent Kung e de Kogge Stone. O primeiro minimiza o número de computações, tendo como consequência menor área e maior atraso. Segundo [1], este atraso estaciona em torno de 2logN-2, para N bits. O outro representa a mais rápida implementação possível logn, para N bits de somadores de prefixo paralelo, ao custo de sua área imensa. Existe ainda uma implementação que combina as duas técnicas de forma híbrida, e possui custos médios em relação aos primeiros métodos. Estes somadores são descritos nas figuras 8 a 10. Figura 8: Brent Kung Adder Os circuitos integrados que podem ser programados, os PLDs, têm um papel fundamental no desenvolvimento de aplicações específicas e embarcadas, por seu baixo custo e acessível método de personalização do chip. Para isto, basta conhecimentos em uma linguagem de descrição de hardware e um ambiente de desenvolvimento de algum fabricante. Esta análise for realizada para os fabricantes de PLDs líderes de mercado, a Altera, a Xilinx e a Actel. Por questões de comparação de circuitos, foi escolhida a menor plataforma de FPGAs e CPLDs que coubesse o maior circuito somador. Por causa da estrutura interna de cada família de dispositivos, cada tipo de somador pode ocupar diferentes quantidades de elementos lógicos nos chips destes fabricantes. Os dispositivos escolhidos foram o Flex10K e Max II, da Altera, o Spartan 2 e CoolRunner2, da Xilinx e o EX128 e ProASIC500K da Actel. Os primeiros dispositivos de cada fabricante pertencem à família de FPGAs e os segundos são CPLDs. Segundo [2], [3] e dados das prórpias empresas, os FPGAs da Actel trabalham com o método de anti-fusível, enquanto que os demais utilizam memória tipo RAM, que pode ser reprogramada e possui fabricação por processos do tipo CMOS, mas que perde seu conteúdo caso sua fonte alimentação seja interrompida. Os CPLDs utilizam memória não-volátil EEPROM, conhecida também como Flash, que pode ser programada e apagada eletricamente e seu

5 conteúdo permanece disponível mesmo sem alimentação elétrica. A Actel trabalha com a nomenclatura Dispositivos Flash (Flash Devices) para seus produtos com memória EEPROM. Entre os dispositivos da Altera, o FPGA Flex10K, foi escolhido com o design EPF10K10 o menor entre esta família, que possui 10 mil gates de lógica e memória, e 576 elementos lógicos. Para o CPLD Max II foi escolhido o design EPM570, que possui 440 macrocélulas e 570 elementos lógicos. Nesta família existe um design menor, com 240 elementos lógicos (que são suficientes para as aplicações estudadas), mas não possui a quantidade necessária de pinos de entrada e saída. Para os dispositivos da Xilinx, o FPGA escolhido foi o Spartan 2 no design XC2S15, que possui 15 mil gates e 432 elementos lógicos e o CPLD escolhido foi o CoolRunner2 no design XC2C128, que possui 3 mil gates e 128 macrocélulas. Finalmente, o FPGA escolhido da Actel foi o EX128, com 6 mil gates e 256 elementos lógicos, e o CPLD (Flash Device) escolhido foi o ProASIC500K no design A500K050, com 100 mil gates e até 5376 elementos lógicos. Embora este elemento seja muito maior do que os CPLDs dos outros fabricantes, ele é o menor dispositivo desta categoria comercializado pela Actel. Durante este estudo, foram usadas ferramentas de software das três empresas. A Altera disponibiliza em seu site o Quartus II, a Xilinx distribui o seu Project Navigator junto com o ISE 6 e a Actel possui um sistema de licenças que vão de 45 dias a um ano para o Libero IDE 6, que contém o software Sympicity para compilação de VHDL. Ressalta-se que todos os softwares foram obtidos através de licenças sem custo algum. 4. RESULTADOS Os resultados obtidos das compilações dos somadores nas plataformas de PLDs estão divididas por fabricante nas tabelas 1 a 3. Foram analisadas questões como complexidade, que é a área utilizada do circuito, e o atraso, que é o tempo, no pior caso, que se espera pelo resultado de uma operação de adição. É importante retificar que esta análise se limita a comparar apenas os diferentes tipos de somadores, dando enfoque ao estudo dos circuitos. Todos os fabricantes estudados possuem dispositivos bem maiores e rápidos, que proveriam resultados muito superiores, mas que não seriam adequados para este tipo de comparação. Foram analisados os circuitos somadores de 32 bits Ripple Carry Adder (RCA), Carry Select Adder (CSA) em 1, 2, 4 níveis e também em 3 diferentes implementações em cascata, Carry Skip Adder (SKIP) em 1 e 2 níveis, Carry Lookahead Adder (CLA), Brent-Kung Adder (B&K), Kogge-Stone Adder (K&S), e a versão híbrida destes últimos. Para fins de comparação, a versão implementada através do operador + da linguagem VHDL está exposta nestas tabelas como somador de biblioteca. Neste caso, cada fabricante possui seu próprio circuito somador, instanciado automaticamente com o uso do operador + ou através de chamadas a mapeamentos genéricos de suas bibliotecas. Estes somadores são implementados numa configuração ótima e com a melhor disposição de células, o que minimiza seu atraso e área, embora haja casos como nos CPLDs da Xilinx e da Actel onde alguns tipos de somadores tiveram desempenho superior, e nos FPGAs da Xilinx, em que alguns somadores obtiveram disposição física mais compacta do que o somador de bliblioteca. No caso da Altera, sua documentação indica que o seu somador de biblioteca pode ser implementado de forma a otimizar área, atraso ou ser balanceado, através de um parâmetro chamado optimization. Além disto, se for passado um parâmetro de velocidade alta, o somador será implementado utilizado a cadeia de carry incluso no próprio dispositivo. 5. CONCLUSÃO A partir das simulações coletadas e analisadas nas tabelas 1 a 3, conclui-se, que, em um momento onde se tem pré-implementado um somador muito eficiente na própria lógica do dispositivo, torna-se desnecessário utilizar recursos para montar um somador próprio, visto que, na grande maioria do casos, os somadores de biblioteca gastam menos área e tempo para realizar a mesma função de circuitos feitos por usuários. Esse fato se dá porque estes somadores de biblioteca são desenhados especificamente para seu dispositivo, e seu programador ou fabricante conhece todos os artifícios de otimização deles, alguns nem disponíveis para usuários. Ainda, vale a pena enfatizar, que os mesmos somadores apresentaram muitas diferenças de atraso e complexidade em PLDs semelhantes, tornando este tipo de análise imprevisível. O motivo para isto é a forma nãouniforme que cada ferramenta de software encerra sua lógica em diferentes dispositivos.

6 6. AGRADECIMENTOS O autor Thiago Araki é suportado por bolsa de iniciação científica do Projeto Instituto Milênio CNPQ, Barsil. 7. REFERÊNCIAS [1] Parhami, Behrooz. Computer Arithmetic: Algorithms and Hardware Design. Oxford University Press, New York [2] Rabaey, Jan M. Digital Integrated Circuits: A Design Perspective. Second Edition. Prentice Hall Electronics and VLSI Series [3] Weste, Neil H. E. Principles of CMOS VLSI Design: A Systems Perspective. Second Edition. Addison-Wesley Publishing Company [4] Stephen Brown & Zvonko Vranesic. Fundamentals of Digital Design with VHDL Design. McGraw-Hill Tabela 1: Resultados dos PLDs da Altera ALTERA FPGA - Flex10K EPF10K10 CPLD - Max II EPM570 Somadores Complexidade (e.l.) Atraso (ns) Complexidade (e.l.) Atraso (ns) RCA 63 86, ,694 CSA 90 58, ,016 CSA 2 níveis 98 57, ,169 CSA 4 níveis 90 58, ,872 CSA 1 cascata 96 54, ,085 CSA 2 cascata 93 60, ,817 CSA 3 cascata 98 52, ,607 SKIP 81 92, ,208 SKIP 2 níveis 79 99, ,102 CLA , ,237 B&K , ,598 K&S , ,154 HÍBRIDO , ,302 BIBLIOTECA 33 22, ,394 Tabela 2: Resultados dos PLDs da Xilinx XILINX FPGA - Spartan 2 XC2S15 CPLDCoolRunner2 XC2C128 Somadores Complexidade (e.l.) Atraso (ns) Complexidade (e.l.) Atraso (ns) RCA 77 60, ,500 CSA , ,600 CSA 2 níveis , ,500 CSA 4 níveis , ,200 CSA 1 cascata , ,400 CSA 2 cascata , ,300 CSA 3 cascata , ,700 SKIP 92 65, ,300 SKIP 2 níveis 88 63, ,000 CLA , ,400 B&K 92 50, ,500 K&S , ,000 HÍBRIDO , ,800 BIBLIOTECA 95 10, ,800

7 Tabela 3: Resultados dos PLDs da Actel ACTEL FPGA - EX128 EX128 CPLD - A500K050 A500K050 Somadores Complexidade (cels) Atraso (ns) Complexidade (cels) Atraso (ns) RCA , ,859 CSA , ,895 CSA 2 níveis , ,293 CSA 4 níveis , ,176 CSA 1 cascata , ,464 CSA 2 cascata , ,778 CSA 3 cascata , ,730 SKIP , ,298 SKIP 2 níveis , ,342 CLA , ,358 B&K , ,945 K&S , ,665 HÍBRIDO , ,821 BIBLIOTECA , ,092