Centro Federal de Educação Tecnológica de Pelotas CEFET-RS. Aula 08. Estilos de Projeto. Prof. Sandro Vilela da Silva.

Transcrição

1 Centro Federal de Educação Tecnológica de Pelotas CEFET-RS Projeto Físico F Digital Aula 08 Estilos de Projeto Prof. Sandro Vilela da Silva sandro@cefetrs.tche.br

2 Copyright Parte dos slides foram realizados a partir: dos slides elaborados pelo Prof. Jan Rabaey da Universidade de Berkeley, que se encontram na página p relativos ao seu livro Digital Integrated Circuits, Prentice-Hall Hall,, dos slides elaborados para a disciplina de Concepção de Circuitos Integrados da UFRGS, preparadas pelo Prof. Dr. Ricardo Reis. slide 8.2

3 Tipos de Implementação Digital Circuit Implementation Approaches Full Custom Semicustom Cell-based Array-based Standard Cells Compiled Cells Macro Cells Pre-diffused (Gate Arrays) Pre-wired (FPGA's) slide 8.3

4 Full Custom todos os componentes são sintetizados durante o projeto Full custom manual manual - células projetadas manualmente Virtuoso Cadense Magic UC Berkeley Full custom automático tico - células geradas lulas geradas automaticamente especificamente para o projeto. ex: FUCAS, TROPIC - UFRGS slide 8.4

5 Full Custom Editor de Leiaute Virtuoso da Cadence slide 8.5

6 Full Custom Editor de Leiaute Virtuoso da Cadence slide 8.6

7 Full Custom Editor de Leiaute Magic (UC Berkeley) Virtuoso da Cadence slide 8.7

8 Full Custom Intel 4004 slide 8.8

9 Cell Based Cell based - células pré-projetadas projetadas Células ou módulos m projetados podem seguir diferentes estratégias de layout. ex: TRAMO1 O tamanho das células de um mesmo módulo deve ser padronizado Standard cell uso de uma biblioteca de células. c As células c pré-projetadas projetadas possuem entradas e saídas duplicadas redução do comprimento das conexões. células projetadas para diferentes fan-out transistores com W maior vários transistores com o mesmo W em paralelo slide 8.9

10 Standard Cell região lateral para conexões VDD área ativa descontínua nua área ativa P região central para conexões Canal de rotemento Banda área ativa N região lateral para conexões região lateral para conexões área ativa N região central para conexões área ativa P GND região lateral para conexões VDD slide 8.10

11 Standard Cell As zonas em azul escuro representam o roteamento em metal1 HP CPU transistores slide 8.11

12 Standard Cell DCT 2D para um Compressor JPEG - UFRGS slide 8.12

13 Cell Based Intel 4004 ( 71) Intel 8080 Intel 8286 Intel 8085 Intel 8486 slide 8.13

14 Array Based Estrutura regular e genérica para diversas aplicações Array pre-diffuse diffused Gate Arrays Transistores existentes Permite a definição das camadas de metal (roteamento( roteamento) Array pre-wired Estruturas com roteamento existente, que pode ser programado após encapsulamento: Ex: PAL PROM, EPROM, etc CPLD FPGA slide 8.14

15 Gate Array Transistores existentes Permite definição das camadas de metal rows of uncommitted cells V DD polysilicon metal In1 In2 In3 In4 GND possible contact routing channel Uncommited Cell Out Committed Cell (4-input NOR) slide 8.15

16 Array Based polysilicon polysilicon V DD V DD metal metal GND possible contact GND possible contact oxide isolation gate isolation slide 8.16

17 Array Based CPLDs- COMPLEX PROGRAMMABLE LOGIC DEVICE programação efetuada normalmente fora do produto, exceto CPLDs com memória Flash pode permitir reprogramação ou não baseado geralmente em estruturas tipo PAL (AND/OR gates) FPGAs - FIELD-PROGRAMMABLE GATE ARRAY reprogramável pelo usuário no produto composto por células lógicas programáveis (CLB) e conexões programáveis slide 8.17

18 Array Based I 5 I 4 I 3 I 2 I 1 I 0 Programmable OR array I 3 I 2 I 1 I 0 Programmable OR array I 5 I 4 I 3 I 2 I 1 I 0 Fixed OR array Programmable AND array Fixed AND array Programmable AND array O 3 O 2 O 1 O 0 O 3 O 2 O 1 O 0 O 3 O 2 O 1 O 0 PLA PROM PAL Indicates programmable connection Indicates fixed connection slide 8.18

19 FPGA - Reprogramável n vezes - Array de blocos lógicos (função definida por seleção) - Blocos lógicos e conexões são programáveis SM SM SM CLB CLB SM SM SM PLB CLB LC Blocos Lógicos Programáveis (Programmable Logic Blocks) Configurable Logic Blocks Logic Cell slide 8.19

20 FPGA Logic Element slide 8.20

21 System-on-a-chip Multi- Spectral Imager 500 k Gates FPGA RAM + 1 Gbit DRAM Preprocessing 64 SIMD Processor Array + SRAM Image Conditioning 100 GOPS Analog µc system +2 Gbit DRAM Recognition Embedded applications where cost, performance, and energy are the real issues! DSP and control intensive Mixed-mode Combines programmable and application-specific modules Software plays crucial role slide 8.21