Uma Introdução aos Sistemas Dinamicamente reconfiguráveis

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1 UmaIntroduçãoaosSistemasDinamicamente reconfiguráveis AlissonV.Brito1,RodrigoG.C.Rocha2 1 DepartamentodeEng.Elétrica UniversidadeFederaldeCampinaGrande(UFCG) 2 UniãodosInstitutosBrasileirosdeTecnologiaLtda(Unibratec) alisson@dee.ufcg.edu.br,rodrigo@reserved.com.br Abstract.Thisworkaimsatsearchingpotentialtechnologiescapabletobreak thevonneummanparadigm(knownastotallygenericarchitectures,ableto executeawideinstructionset)andgenerate,aslikeas,powerfulsystems,but lesscostlytothehardwareandmuchmoreflexible.forsuchapplicationslike multimedia, cryptography andsignalprocessing, dedicated systems present betterperformancewithlesspowerconsumption.dynamicallyreconfigurable systemsarealreadyverypopularindevelopedcountriesandpromiserevolute thecomputerindustry,becausetheyacquirebetterperformanceandareeven moreflexibleasthetraditionalcomputer.thisworkdedicatestotheresearch ofthoseandotherquestionsthatthispolemicthemeobligatesustomake. Keywords:Dynamicallyreconfigurablesystems,hardware,architectures. Resumo.Essetrabalhotrata sedesondarpotenciaistecnologiascapazesde quebrar o paradigma de Von Neumann (dita arquiteturas totalmente genéricas,capazesdeexecutarumlargoconjuntodeinstruções),edegerar sistemastãopoderososquanto,masmenosonerososparaohardwareemuito mais flexíveis. Para certas aplicações, como multimídia, criptografia e processamentodesinais,circuitosdedicadosapresentammelhordesempenho commenorconsumodeenergia.sistemasdinamicamentereconfiguráveissão já bem populares em países desenvolvidos e prometem revolucionar a industria de computadores, sendo mais poderosos e mais flexíveis que os computadorestradicionais.osegundoobjetivodapesquisaéestudarcomoa EngenhariadeSoftwarevailidarcomessaevolução,comoosprogramadores farãoparadesenvolversistemasemtaisarquiteturas.essetrabalhodedica se àpesquisadessasedeoutrasquestõesqueesseassuntotãopolêmiconosfaz levantar. Palavras chaves: Sistemas dincamicamente reconfiguráveis, hardware, arquiteturas.

2 1.Introdução Vivemosatualmentenumperíododeestagnaçãodocrescimentodesenfreadoem buscademaiorpodercomputacional.segundoconstataaleidemoore,acomplexidade dosprocessadoresvemdobrandoacadaanoesegundoespecialistas,estamoschegando nummomentodesaturação.nessecaso,aumentaropodercomputacionaldentrodo mesmochipnãoserámaisviável.opodercomputacionalésemprebemvindo,mas, nesse caso, sob o preço do alto consumo de energia. A opção mais viável para o aumentododesempenhodoscomputadoreséatravésdeoutrosparadigmasquenãoode Von Neumann, que vem demandando demasiado esforço de hardware para ser sustentado. Nossapesquisatrata sedesondar potenciais tecnologias capazesdequebraro paradigmadevonneumann,edegerarsistemastãopoderososquanto,masmenos onerososparaohardware.deixandoclarooproblemadoparadigmadevonneumann, queéditararquiteturastotalmentegenéricas,capazesdeexecutarumlargoconjuntode instruções. PesquisartambémoimpactodessasnovastendênciasnaEngenhariadeSoftware. Comoficaoprocessodedesenvolvimentoparataisarquiteturas?Umanovalinhade tarefasreferindo seaprogramaçãodohardwaredeveseradicionada. Neste artigo apresentaremos arquiteturas revolucionárias de computadores, principalmente no que diz respeito à flexibilidade. Apresentaremos arquiteturas dinamicamentereconfiguráveisecomoelasestãorevolucionandoomundodaciênciae daindústria. 2.FPGASeasArquiteturasDinamicamenteReconfiguráveis FPGA[1]éumdispositivoprogramávelpelousuárioquepodeserutilizadoem umprodutofinal,ouparafinsdeprototipagem.eletemsidoumaalternativaaosasic devidoaobaixocustonodesenvolvimentoeporpermitirumadiminuiçãodotempode introduçãodenovosprodutosnomercado.

3 InternamenteumFPGApossuiosseguinteselementosbásicos,comopodeser vistonafigura1: Figura1:estruturadeumFPGA ConformevistonaFigura1,existemalgunselementosbásicosquecompondoum FPGA. O bloco lógico é um conjunto de circuitos idênticos que recebem as implementaçõesdefunçõeslógicasdosistema.jáascélulasdeentradaesaídaestão ligadasaospinosdocircuitointegrado(ci)equandoprogramadaspodemadquiriro comportamentodeentradaousaída,ouambos.jáaschavesdeinterconexõessãotrilhas utilizadasparaconectarasentradasesaídascomosblocoslógicosdeconfiguração.o processodeescolhadasinterconexõeséchamadoderoteamento.

4 Alémdesseselementosbásicos,existeumelementonãovisívelnaimagemqueé essencial para o funcionamento da FPGA, que é a estrutura de configuração, que permitefixarocomportamentodosblocoslógicoseocaminhodasinterconexõesentre eles,sejamelesblocoslógicosoucélulasdee/s. Otipomaiscomumdememóriadeconfiguraçãoutilizadopelosfabricantesde FPGAéaStaticRandom AccessMemory(SRAM)[1],quepodetersuaconfiguração definida apenas durante o ciclo de iniciação ou ser reconfigurado durante a sua execução. Lysaght[2]propôsem1993umanomenclaturaqueenglobaosváriostiposde reconfiguraçãodosdiversosfpga,queiremosseguirnestetrabalho: 1. Dinamicamentereconfiguravel:nestesFPGApode sereconfigurarqualquer elementológicooudeinterconexãoenquantoorestantedofpgacontinua operandonormalmente; 2. Parcialmentereconfiguravel:permiteumareconfiguraçãoseletivaenquanto orestantedodispositivopermaneceinativoeretendoasuainformaçãode configuração; 3. Reconfiguravel: nesta categoria são incluídos todos os tipos de FPGA, excetoosfpgaquesãodotipo"one timeprogramming (FPGApodeser configuradoumasóvez). 4. Programável:abrangetodosostiposdeFPGA. UmadasformasdecontrolaroprocessodeconfiguraçãodoDR FPGAconsiste naelaboraçãodeumaarquiteturaconsistidadeummicrocontroladorqueforneçao arquivo de configuração do FPGA no instante adequado [3 5]. Nesta abordagem o FPGAexecutaastarefasqueprecisamdedesempenhoemhardware,satisfazendoassim asespecificaçõesdoprojeto. Umdosproblemasencontradosnocampodacomputaçãoreconfiguraveléafalta deferramentasdesíntesedealtonível(comportamental)quefaçamusodoconceitode

5 reconfiguraçãodinâmica,poisasatuaisferramentasforamprojetadasparaarquiteturas fixasouestáticasencontradasnosasic[6].suprirestafaltaéumdosobjetivosdeste trabalho. Atualmente projetos de sistemas dinamicamente reconfiguráveis são feitos utilizando a metodologia tradicional, utilizando ferramentas de síntese lógica (nível RTL RegisterTransferLevel)[7]. Em sistemas dinamicamente reconfiguráveis, algumas operações básicas são sempre executadas, gerando um grande conjunto de possíveis aplicações que pode usufruirdetaisfuncionalidades,taiscomo: 1. AremoçãodeummódulodoFPGA,aumentandoaáreareconfigurávellivree diminuindooconsumodeenergia; 2. Ainserçãodeummódulo,antesnãoconfigurado,numaárealivredoFPGA; 3. Atrocadedoisoumaismódulosdentrodeumamesmaárea,ondeomódulo maiorvaideterminarotamanhodaáreaalocada.osmódulosemquestãonão podemexistiraomesmotempo; Um ambiente de desenvolvimento adequado deve suportar as tais operações básicas,afimdesercapazdeenglobarasdiversasfinalidadesdossistemasatuais. A simulação da lógica dinamicamente reconfiguravel (Dynamically Reconfigurable Logic DRL) tem sido feita principalmente de uma das seguintes formas,ouporformasvariantesdestas: SimulaçãodoDR FPGAatravésdesoftware[8].Consistenasimulação de modelos de DR FPGA especificados em alguma linguagem de descriçãodehardware.nestecasooqueésimuladonãoéapenaso sistema que irá trabalhar no DR FPGA, mas também o próprio DR FPGA; Clock Morphing. Esta técnica baseia se em dois princípios: a reconfiguraçãodinâmicaé modeladatendoemvistaoselementosde

6 armazenamentoenacriaçãodeumnovosinallógicoqueindicaoestado doselementosduranteareconfiguração[9]; Pares casados de blocos de controle (ex.: multiplexador/demultiplexador) que chaveiam grupos de tarefas dinâmicasemutuamenteexclusivas[10]; Chaveamentodinâmicodecircuitos(DynamicCircuitSwitching DCS) queusamchavesdeisolamentoparamodelarareconfiguraçãodinâmica [11 13]. Todas estas técnicas trabalham nível lógico, o que as torna dependentes de arquiteturas. Afaltadeferramentascompletasquetrabalhamemnívelde sistema,levaosprojetistasdehardwarea: Dividir manualmente o sistema em diferentes cenários que serão configuradossequencialmente; Desenvolver,utilizandoumalinguagemdedescriçãodehardware (Hardware Description Language HDL), sintetizar, fazer verificação funcionaldoprojeto,depurá loegeraroarquivodeconfiguraçãoparacada umdoscenários,levandoemcontaosespaçosliberadosedisponíveisdodr FPGA. 3.GranularidadedeSistemas Asarquiteturasreconfiguráveis,sejaemtempodeexecuçãoounão,podemser classificadaspelasuagranularidade.agranularidadedeumaarquiteturareconfigurável é definida pelo tamanho da menor unidade funcional (Configurable Logic Blocks CLB) endereçável pelas ferramentas de mapeamento. Arquiteturas são ditas de possuíremgranularidadefina(finegrain)quandosuasunidadesfuncionaispossuem apenas1bit.estessistemassãorepresentadosprincipalmentepelosfpgasemgeral. Arquiteturas com CLBs mais largos são ditos de possuírem granularidade grossa (CoarseGrain)[14].

7 Arquiteturasdegranularidadefinasãomaisprecisasnaprogramaçãodenovas operações,massãomenoseficientesnoquedizrespeitoaoroteamentodesinaisentre oselementoslógicos.comoseuselementoslógicossãomenoresesãonecessáriosem maioresquantidades,elesacabamgerandoumgrandeoverheaddeáreautilizadaparao roteamentoepossuemumacapacidadelimitadadeexecutaressasoperações,alémde seremmenoseficientesnoconsumodeenergia[14,15,16].sãováriosostrabalhos encontradosnaliteraturaqueoptamporutilizargranularidadefinaparaimplementação dereconfiguraçãodinâmica[2,6,8,11,17,18].lysaght[19]desenvolveuredesneurais utilizandofpgadinamicamentereconfiguráveldegranularidadefina,obtendoemsuas análisestemposdereconfiguraçãoequivalentesa42,23%dotempodeexecuçãototal. Hadley et al. [20], também trabalhando em granularidade fina, obteve o tempo de reconfiguraçãorepresentando53,5%dotempototaldeexecuçãodosistema.fpgasda Atmel[17]comsuporteareconfiguraçãodinâmicapossuemumafreqüênciamáximade reconfiguração de aproximadamente 33MHz, e cada palavra de reconfiguração leva aproximadamente1000nsparaserlida. Já as arquiteturas de granularidade mais grossa são menos precisas em suas operações, em compensação, possuem um roteamento com mais recursos e é mais eficientenautilizaçãodeáreadechipparaomesmo.comosãoformadosporelementos lógicos maiores, mas em menores quantidades, torna se mais simples alocar esses elementosnosistemaerotearosdadosentreeles,alémdetambémhaverumaquedano tamanhonecessárioparaamemóriadeconfiguração,fazendocomqueasconfigurações sejammaisrápidas[14,21].sãoexemplosdestasarquiteturas:kressarray[22],colt [23],MATRIX[24],DatapathFPGA[25],Garp[26],RAW[27],DReAM[28],entre outras. Algumas destas arquiteturas são também denominadas de granularidade intermediária por serem formadas pelo agrupamento de FPGAs formando uma arquiteturadegranularidadeumpoucomaisgrossa[14,21]. O projeto de arquiteturas em granularidades diversas tem demonstrado a dificuldade na escolha de um grau de granularidade ideal para sistemas dinamicamentereconfiguráveisespecíficos.considerandoqueoprincipalobjetivodas reconfiguraçõesdinâmicasé oganhodeáreadechip,eamaiordificuldadesãoos

8 atrasosgeradospelassucessivasconfigurações,pode sedizerqueagranularidadeideal éaquelanaqualéalcançadaamelhorrelaçãocusto/benefícioentreoatrasoinseridoao sistemapelassucessivasreconfigurações,eoaproveitamentodeáreaobtido. 4.ArquiteturadeComputadoresdoFuturo Consideramosqueparasobreporosproblemascausadospeloatrasonecessário paraassucessivasconfiguraçõesemsistemasdinamicamentereconfiguráveis,ousode arquiteturas mistas, seja algo extremamente promissor. Tanto que as consideramos, arquiteturasdofuturo.sistemasdearquiteturamistas,aquiconsiderados,sãoaqueles formadosporumprocessadorrisctrabalhandonamesmapastilhadeumprocessador dinamicamente reconfigurável, recebendo originalmente a denominação de Dynamically Reconfigurable Systems on Chips. Classificamo nas como mistas por possuírem tanto processadores dinamicamente reconfiguráveis, quanto processadores convencionais,geralmenterisc. AAtmelCorporationdispõedeumDR SoCnomercadochamadoFPSLIC,que combinaarquiteturasdefpgasdafamíliaat40k,de5a40milportaslógicas,com processadoresriscde8bitse20mips(milhõesdeinstruçõesporsegundo)[80]. ProjetoscientíficosfinanciadospelaUniãoEuropéiajádesenvolvemprodutosque integram diferentes processadores dinamicamente reconfiguráveis em granularidades diversas. Por exemplo, oconsórciosmart Chips for Smart Surroundings, ouapenas 4S ( chips.net)[29],partedopressupostodequenãohátecnologiacapazde preenchertodosospré requisitosdasaplicações.porisso,oconsórcio4spropõeuma arquitetura de hardware heterogênea formada por diferentes partes, com sistema operacionaleferramentas,quepermitematribuirdinamicamenteaplicaçõesetarefas paraodispositivodehardwarequemais seencaixa emcadacaso.essaatribuiçãoé baseada nas propriedades de cada dispositivo e na necessidade dinâmica atual da aplicação.esseconceitovisaaperfeiçoaroprojetodosistemadehardwareesoftware emtempodecompilação,etambémestenderafuncionalidadedodispositivotambém duranteaexecução.

9 Figura2:visãogeraldoprojeto4S AFigura2mostraavisãogeraldaplataformadesenvolvidaduranteoprojeto4S. Nestailustraçãoumconjuntovastodeaplicaçõespodeserexecutadopelaplataforma, que possui diferentes tipos de dispositivos reconfiguráveis capazes de executá las. Duranteaexecução,osdispositivospodemserreconfiguradosparamelhoratenderos requisitosdasaplicações,ouparamelhorarodesempenhoeoconsumodeenergiageral daplataforma.aplicações,umavezalocadasparaumdeterminadodispositivo,podem serrealocadasaoutro,assimcomo,dispositivospodemserreconfiguradosemtempode execuçãoparamelhorsuprirasnecessidadesatuaisdasaplicaçõesemexecução. Com meta semelhante a do Projeto 4S, o Projeto MORPHEUS ( visa desenvolver uma metodologia e uma plataforma inovadorasnoquedizrespeitoasistemasdinamicamentereconfiguráveis.diferentedo Projeto4S,obaixoconsumodeenergianãoéumdosprincipaisfocosdaplataforma, massim,objetivaoaltodesempenhoeaflexibilidade.

10 A Figura 3 apresenta um diagrama com o esquemático de tal plataforma. O processadorarméumprocessadorriscconvencionaleéresponsávelporexecutaros programas (software) do usuário. Já os processadores PiCoGA, efpga e XPP são dinamicamentereconfiguráveisesãoresponsáveisporexecutarostarefasdehardware. ODNA(DirectNetworkAccess)éresponsávelporcontrolaratrocadedadosentreos processadoresnarededochip(network on Chip NoC). OprojetoMORPHEUStrazàtonaváriosdesafiosdaarquiteturadecomputadores moderna que são abordados. Tais como, o controle e reconfiguração dinâmica, a modularidade e heterogeneidade da plataforma, integração de arquiteturas de granularidades finas e grossas, estrutura eficiente de interconexão, hierarquia de memóriaseaintegraçãodosistemacomoumtodo. Figura3:arquiteturadaPlataformaMORPHEUS 5.ConsideraçõesFinais Comovisto,éfatoqueasnovastecnologiascitadassurgemparaaperfeiçoaro desenvolvimentodesistemascomputacionaisecircuitos,buscandomelhordesempenho, menorconsumodeenergia,maiorfacilidadedeintegração,maisflexibilidadeetc.no entanto,existempoucaspráticascompoucosresultadonessesentido.

11 Embreveserápossívelqueosequipamentospermitamimplementaçãodesistemas dinamicamentereconfiguráveisdeformaembarcada,ouseja,nativoneles.nessecaso,o paradigmadiscutidonessetrabalhoseráutilizadodeformaeficiente.domesmomodo, é necessário uma facilitação do acesso a tais tecnologias e ferramentas de implementação desses sistemas, tanto pela indústria, quanto pela ciência. Tendo em vistaaimportânciadessaevolução,pesquisascomoessavêmparacontribuirparaa exploração e divulgação dessa área que tem se mostrado tão revolucionária e promissora.outrasiniciativasnessesentidojáforampublicadasemmeiosnacionaise internacionaisemerecemaatençãodoleitor[30,31,32]. Referências [1]BROWN,S.;ROSE,J.FPGAandCPLDarchitectures:Atutorial.IEEEDesign& TestofComputers,v.13,n.2,p.42{57,1996. [2]LYSAGHT,P.;DUNLOP,J.DynamicReconfigurationofFieldProgrammbleGate Arrays. In: MOORE, W.; LUK, W. (Ed.). More FPGAs: Proceedings of the 1993 International Workshop on Field Programmable Logic and Applications. Oxford, England:AbingdomEE&CSBooks,1993.p [3] LI, Y., CALLAHAN, T., DARNELL, E., HARR, R., KURKURE, U., STOCKWOOD, J.. Hardware software co design of embedded reconfigurable architectures,inproceedingsofthe37thacmconferenceondesignautomation,los Angeles,California,USA.June2000 [4]BINGFENG,M.,VERNALDE,S.,DEMAN,H.,LAUWEREINS,R.., Designand OptimizationofDynamicallyReconfigurableEmbeddedSystems.InProc.1stInt. Conf.onEngineeringofReconfigurableSystemsandAlgorithms(ERSA),CSREA Press,2001,pp [5] BECKER,J., VORBACH,M.,. Architecture,MemoryandInterfaceTechnology Integration of an Industrial/Academic Configurable System on Chip (CSoC), IEEE COMPUTERSOCIETY.ANNUALSymposiumONVLSI,Tampa,Florida,February 20 21,2003. [6] ZHANG, X.; NG, K. W. A review of high level synthesis for dynamically reconfigurable FPGAs. Microprocessors and Microsystems, v. 24, n. 4, p August2000. [7]Köster,M.,Porrmann,M.,Rückert,U.Placement OrientedModelingofPartially Reconfigurable Architectures. In: Proceedings of the 19th International Parallel and DistributedProcessingSymposium ReconfigurableArchitecturesWorkshop,2005.

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