Electrónica I. Electronica Digital. Jorge Guilherme 2008 #1. Electrónica I

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Lorena Bacelar Almeida
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1 Electronica Digital Jorge Guilherme 2008 #1 Bibliografia: Manuel de Medeiros Silva, "Circuitos com Transístores Bipolares e MOS", ed. F.C. Gulbenkian, Sedra/Smith, Microelectronic Circuits, Oxford University Press, Paul Gray, Paul J. Hurst, Stephen H. Lewis and Robert G. Meyer, Analysis and Design of Analog Integrated Circuits, John Wiley & Sons, Herbert Taub and Donald Shilling Digital Integrated Electronics MacGraw-Hill Jacob Baker, CMOS Circuit Design, Layout and Simulation, John Wiley & Sons, Jorge Guilherme 2008 #2 1

2 Tecnologias e Famílias Lógicas MOS Bipolar Jorge Guilherme 2008 #3 Inversor logico CMOS R on = k V ( V V ) 2 GS DD t PMOS Jorge Guilherme 2008 #4 k p W W < kn 3 L L Inversor equilibrado NMOS 2

3 Funcionamento dinâmico 1 W 2 P = F. W 2 2 C = C. VDD + C. V Energia dissipada por ciclo DD 1.7C t PLH W Kp V L 1 t = + 2 ( t t ) Jorge Guilherme 2008 #5 P C DP. PLH 1 2 = F. C. V DD PHL t 2 DD PHL 1.7C W Kn V L Potência dissipada Tempo de propagação = P t P Produto atraso da gate DD Margem de ruido 1 V OH V IH Zona indefinida "1" V IL V OH 0 V OL V OL "0" NM H Margem de ruido superior V IH Zona indefinida NM L V IL Margem de ruido inferior Gate Output Gate Input NM NM Jorge Guilherme 2008 #6 H L = V = V OH IL V V OL IH 3

4 Foto do 1º transístor e 1º circuito integrado Jorge Guilherme 2008 #7 Primeiro Circuito Integrado Bipolar logic 1960 s ECL 3-input Gate Motorola 1966 Jorge Guilherme 2008 #8 4

5 Implementação em circuito integrado Jorge Guilherme 2008 #9 Metalização: Jorge Guilherme 2008 #10 5

6 Jorge Guilherme 2008 #11 Jorge Guilherme 2008 #12 6

7 In 1965, Gordon Moore noted that the number of transistors on a chip doubled every 18 to 24 months. He made a prediction that semiconductor technology will double its effectiveness every 18 months LOG 2 OF THE NUMBER OF COMPONENTS PER INTEGRATED FUNCTION Moore s Law Electronics, April 19, Jorge Guilherme 2008 #13 2. Roadmap Devices 0.5 µm λ 0.18 µm 0.12µm 1995 Interconnects 3 layers layers 8 layers Frequency 120MHz 500MHz 1500 MHz Jorge Guilherme 2008 #14 7

2. Roadmap Technology Year Metal Supply (V) Oxide(A) Vt (V) ST technology 0.7µm 1988 2 5.0 200 0.7 Hcmos4 0.5µm 1992 3 3.3 120 0.6 Hcmos5 0.35µm 1994 5 3.3 75 0.5 Hcmos6 0.25µm 1996 6 2.5 65 0.

8 2. Roadmap Technology Year Metal Supply (V) Oxide(A) Vt (V) ST technology 0.7µm Hcmos4 0.5µm Hcmos5 0.35µm Hcmos6 0.25µm Hcmos7 0.18µm Hcmos8 0.12µm Hcmos9 0.10µm Hcmos10 Jorge Guilherme 2008 #15 1. Towards nano-scale 300mm wafers In a 300mm fab UMC taiwan Jorge Guilherme 2008 #16 8

9 Desenho de portas logicas CMOS Pull-up Pull-down Jorge Guilherme 2008 #17 NOR NAND Porta complexa Jorge Guilherme 2008 #18 9

10 NOR 4 entradas NAND 4 entradas Somas => paralelo Produtos => serie Jorge Guilherme 2008 #19 Pseudo NMOS NMOS com carga de reforço NMOS com carga de deplecção Funcionamento como resistencia Potência estática não nula Menor número de transístores Menor margem de ruído Jorge Guilherme 2008 #20 10

11 Portas complexas com pseudo NMOS Jorge Guilherme 2008 #21 Portas de passagem CMOS convencionais: interruptores comandados pelas entradas ligam saída a Vdd ou à massa CMOS com portas de passagem: interruptores comandados por algumas entradas, ligam saída a uma das restantes entradas. Regra: Cada nó deve estar sempre ligado a uma entrada, ou a Vdd ou à massa. Jorge Guilherme 2008 #22 11

12 Restauração do nível Vdd de saída Porta de passagem Jorge Guilherme 2008 #23 Interruptor CMOS XOR Multiplexer Funciona com sinais analógicos e digitais Jorge Guilherme 2008 #24 12

13 Lógica dinâmica Pré-carga: CL carrega com Vdd Avaliação: CL fica carregado se Y=1; descarrega se Y=0 No inicio da avaliação: Capacidades parasitas carregadas a partir de CL, VOH baixa Jorge Guilherme 2008 #25 Ligação em cadeia de portas dinâmicas -Na fase de avaliação CL2 descarrega devido ao atraso na descida de Y1 -Y2 fica com resultado errado (fica L e deveria ser H) Lógica dominó Jorge Guilherme 2008 #26 13

14 Oscillator em anel v 0 v 1 v 2 v 3 v 4 v 5 v 0 v 1 v 5 T = 2 t p N Jorge Guilherme 2008 #27 Circuitos com memoria Latch Latch SR Flip-flop SR com clock Jorge Guilherme 2008 #28 14

Flip-flop D Flip-flop D master slave Jorge Guilherme 2008 #29 MOS Memory Hierarchy Volatile MOS MOS Memory Memory Non-volatile Random Random Accessed Accessed Memory Memory (RAM) (RAM) Read Read Only

15 Flip-flop D Flip-flop D master slave Jorge Guilherme 2008 #29 MOS Memory Hierarchy Volatile MOS MOS Memory Memory Non-volatile Random Random Accessed Accessed Memory Memory (RAM) (RAM) Read Read Only Only Memory Memory (ROM) (ROM) Static Static RAM RAM (SRAM) (SRAM) Dynamic Dynamic RAM RAM (DRAM) (DRAM) Programmable Programmable ROM ROM (PROM) (PROM) Mask Mask ROM ROM EPROM EPROM EEPROM EEPROM Conventional Conventional Flash Flash Jorge Guilherme 2008 #30 15

16 ROM : Read Only Memory EPROM : Erasable Programmable ROM EEPROM : Electrically Erasable Programmable ROM Flash : Flash Erase EEPROM EPROM EEPROM Flash Program ❶ Byte Programming ❷ CHE Programming ❶ Byte Programming ❷ FN Programming ❶ Byte Programming ❷ CHE/FN Programming Erase ❶ Chip Erasing ❷ UV Erasing ❶ Byte Erasing ❷ FN Erasing ❶ Sector Erasing ❷ FN Erasing EPROM + EEPROM Flash Jorge Guilherme 2008 #31 Volatile vs. Non-volatile Volatile Non-volatile DRAM SRAM NVM BL WL VDD BL WL WL C S BL GND BL NVM Cell Speed Medium (<100ns) Criterion for retention Need VCC and Refresh Power Consumption High Cost Low Fast (<10ns) Need VCC Low High Jorge Guilherme 2008 #32 16

17 Arquitectura de uma memoria Word Line (WL) Memory Cell Row Addresses Row Row Decoder Decoder Bit Line (BL) Memory Cell Array Column Addresses Sense Sense Amplifier Amplifier Column Column Decoder Decoder Data Data I/O I/O Buffer Buffer Jorge Guilherme 2008 #33 Arquitectura de uma memoria Célula de memoria RAM CMOS SRAM Jorge Guilherme 2008 #34 17

18 Memoria ROM Programação é fixa e feita durante a fase de fabricação programação Descodificador de endereços Jorge Guilherme 2008 #35 Memoria ROM Jorge Guilherme 2008 #36 18

layer Poly induced by plate bias Cross-section SiO 2 Field Oxide Diffused bit line Polysilicon gate

19 Memoria dinâmica Necessita de refrescamento porque Cs descarrega com o tempo redistribuição de carga Jorge Guilherme 2008 #37 Metal word line Q DRAM Cell Cs Capacitor M 1 word line Poly n + n + Inversion layer Poly induced by plate bias Cross-section SiO 2 Field Oxide Diffused bit line Polysilicon gate Layout Polysilicon plate Uses Polysilicon-Diffusion Capacitance Expensive in Area Jorge Guilherme 2008 #38 19

20 SEM of poly-diffusion capacitor 1T-DRAM Jorge Guilherme 2008 #39 Memoria EPROM A programação aumenta o Vt do MOS Transístor durante a programação Jorge Guilherme 2008 #40 20

EEPROM Floating gate Source Gate Drain I 20 30 nm n 1 Substrate p n 1 10 nm -10 V 10 V V GD FLOTOX transistor

21 EEPROM Floating gate Source Gate Drain I nm n 1 Substrate p n 1 10 nm -10 V 10 V V GD FLOTOX transistor Fowler-Nordheim I-V characteristic Jorge Guilherme 2008 #41 Cross-sections of NVM cells Flash EPROM Jorge Guilherme 2008 #42 21

Word Line Driver 1 Gbit Flash Memory 512Mb Memory Array BL0 BL1 BL16895 SGD WL31 WL0 SGS Block0 Block1023 BLT0 BLT1 Sense Latches (10241 32) 3 8 Word Line Driver Word Line Driver 512Mb Memory Array

22 Word Line Driver 1 Gbit Flash Memory 512Mb Memory Array BL0 BL1 BL16895 SGD WL31 WL0 SGS Block0 Block1023 BLT0 BLT1 Sense Latches ( ) 3 8 Word Line Driver Word Line Driver 512Mb Memory Array BL16996 BL16897 BL33791 Block0 Block1023 Bit Line Control Circuit Sense Latches ( ) 3 8 Word Line Driver Data Caches ( ) 3 8 I/O I/O Data Caches ( ) 3 8 Jorge Guilherme 2008 #43 125mm 2 1Gbit NAND Flash Memory 10.7mm Charge pump 2kB Page buffer & cache 32 word lines x 1024 blocks bit lines 11.7mm Jorge Guilherme 2008 #44 22

23 125mm 2 1Gbit NAND Flash Memory Technology 0.13µm p-sub CMOS triple-well 1poly, 1polycide, 1W, 2Al Cell size 0.077µm2 Chip size 125.2mm2 Organization 2112 x 8b 8b x page x 1k 1k block Power supply 2.7V-3.6V Cycle time 50ns Read time 25µs Program time 200µs // page Erase time 2ms // block Jorge Guilherme 2008 #45 Porta ECL Jorge Guilherme 2008 #46 23

24 Característica de transferência entrada saída Jorge Guilherme 2008 #47 Terminações de saída Jorge Guilherme 2008 #48 24

25 Gate TTL Transístor-Transístor-Logic NAND Jorge Guilherme 2008 #49 Gates TTL Jorge Guilherme 2008 #50 25

26 Níveis lógicos Jorge Guilherme 2008 #51 TTL Tp (ns) Pd (mw) Tp. Pd Standard 74 Schottky 74S Schottky low power 74LS Advanced Schottky 74AS Advanced Schottky low power 74ALS Família ECL 10k 100k 10kH Tp (ns) Pd (mw) Jorge Guilherme 2008 #52 26

27 Texas Instruments 2007 Jorge Guilherme 2008 #53 Texas Instruments 2007 Jorge Guilherme 2008 #54 27

28 LVDS Low Voltage Differential Signaling Texas Instruments 2007 Velocidades até 400 Mbps Jorge Guilherme 2008 #55 Velocidades e tempos de atrazo das familias logicas Jorge Guilherme 2008 #56 28

29 Texas Instruments 2007 Jorge Guilherme 2008 #57 29

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