ELECTRÓNICA DE COMPUTADORES. Sumário

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1 ELTRÓNICA DE COMPUTADORES Aulas nº10 e11 Circuitos e organização de memórias 10.1 Sumário Hierarquia de memória Tipo de memórias: voláteis/não voláteis leitura ou leitura/escrita Circuitos e tecnologia de memórias Memórias não voláteis (ROM, PROM, EEPROM, FLASH) Memórias voláteis: SRAM, DRAM, SDRAM, DDR, RAMBUS 10.2 Page 1

2 Hierarquia de memória Explorando o princípio da localidade Capacidade da memória secundária e tempo de acesso dos registos Processador Memória estática Memória dinâmica Caminho dados Controlo Registers L1 cache L2 Cache Memória principal Memória secundária (SRAM) (DRAM) (Disco) Tacesso (ns): 1s 10s 100s 10,000,000s Quantidade (bytes): 100s (10 ms) Ks Ms Gs 10.3 Tipos de memórias ROM/RAM ROM :Apenas de leitura, armazenamento permanente (não necessita de energia para manter o estado) RAM: Leitura e escrita, armazenamento não permanente (necessita de energia para manter o estado) Entre estes dois extremos ROMs recentes podem ser escritas e.g., EEPROM RAMs especiais podem armazenar permanentemente o estado e.g., NVRAM Capacidade de escrita Forma e rapidez de escrita na memória Armazenamento permanente Capacidade da memória de manter o estado depois de escrita Armazenamento permanente Tempo De vida Dezenas De anos bateria (10 anos) 0 ROM Não-volátil OTP ROM EPROM Durante Programador Programador fabricação externo apenas uma vez externo milhares De ciclos EEPROM Programável No sistema Escrita palavra a palavra FLASH Escrita de bloco de palavras IDEAL NVRAM SRAM/DRAM Capacidade escrita Escrita rápida Número de ciclos 10.4 Page 2

3 Arquitectura em matriz M bits A 0 A 1 A K-1 Descodificador S 0 Palavra 0 Palavra 1 Palavra 2 Palavra N-2 Palavra N-1 Storage Cell A K A K+1 A L-1 Descodificador Linha 2 L-K Bit Line Sense Amplifiers / Drivers Word Line M.2 K Célula Entrada-Saída (M bits) A K-1 Descodificador reduz # dos sinais de selecção 2 k x M ; K = log 2 N A 0 Descodificador Coluna Entrada-Saídat (M bits) 10.5 ROM Pull-up WL[0] WL[1] GND WL[2] WL[3] GND BL[0] BL[1] BL[2] BL[3] 10.6 Page 3

4 Floating-gate transistor (FAMOS) Source Floating gate Gate Drain D t ox G n + Substrate p t ox n + S (a) Corte transversal (b) Símbolo 10.7 Princípio de funcionamento 20 V 0 V 5 V 20 V 10 V 5 V 5 V 0 V 2.5 V 5 V S D S D S D Injecção por avalancha Remoção da tensão de programação Deixa carga Programação deixa V T mais elevado 10.8 Page 4

5 EEPROM Control gate Floating gate erasure Thin tunneling oxide n + source programming p-substrate n + drain 10.9 SRAM SRAM - Static Random Access Memory Memória de acesso aleatório que mantém informação de uma forma estática Célula de SRAM de porto simples (6 transistores) processo CMOS WL BL Q Q BL Page 5

6 Análise RAM CMOS (escrita) WL M4 M5 Q = 0 Q = 1 M6 M1 BL = 1 BL = 0 V 2 k n, M6 ( V Tn ) DD V DD V 2 = k 2 8 p, M4 ( V Tp ) DD 2 8 (W/L) n,m (W/L) p,m4 k n, M5 V V DD DD V 2 Tn V k 2 2 n, M1 DD ( V Tn ) V DD 8 = (W/L) n,m5 10 (W/L) n,m Sense Amplifiers t C V p = I av grande pequeno V o mais pequeno possível transições pequenas s.a. entrada saída Page 6

7 Sensing Diferencial (SRAM) PC y M3 M4 y BL EQ BL x M1 M2 SE M5 x x SE x WL i (b) Doubled-ended Current Mirror Amplifier SRAM cell i Diff. x Sense x Amp y y D D x y SE y x (a) SRAM sensing scheme. (c) Cross-Coupled Amplifier Sinais de controlo e dados da SRAM Tciclo = Tacesso END ENDEREÇO ENDEREÇO ENDEREÇO CS t AA t cw t ACS OE WE t AA t HZ t OE t DS DOUT/IN DOUT DOUT DIN WE_L = HIGH Page 7

8 Temporização dos sinais de controlo da SRAM t AA (access time for address): tempo para obter os dados na saída após depois de colocar novo endereço t ACS (access time for chip select): tempo para obter os dados na saída após depois de activar o dinal CS t OE (output enable time): tempo necessário para os bufferes de 3 estados passarem do estado de alta impedância quando os sinais de CE e OE são activados t OZ (output-disable time): tempo necessário para os bufferes de 3 estados passarem ao estado de alta impedância quando os sinais de CE e OE são desactivados t OH (output-hold time): tempo que os dados de saída se matêm válidos após alterar o endereço Célula de Memória Dinâmica (DRAM) Transistor/condensador por célula Elevada densidade QT = VCCS + Vpre CL BL VCCS + Vpre CL V f = C S C C S + CL L Vmax + Vpre η C V = ( η = L 1' ' ) WL 1+ η CS Vpre η V V = = max '0' 1+ η 1+ η A informação não é mantida estaticamente Tem que ser periodicamente refrescada Para uma corrente de perdas constante I L, V f tem que ser interpretada como um 1 Vmax + Vpre η I = L t V 1 f 1+ η CS (1 + η) Page 8

9 Célula de Memória Dinâmica (DRAM) Bit Line Word Line Vdd Word Line Vdd condensador Bit Line oxide n+ n+ Bit Line p- Word Line e Vdd - eixo-z oxide V C inicialmente com o valor 0 Vdd V C Diode Corrente de perdas Organização da DRAM Sinal de endereço de linha (RAS) e de coluna (CAS) Endereços- nº total de endereços 10 Descod. coluna A9 A0 Desc. Linha Linha de células Matriz de células de memória (1024 x 1024) D Sense Amps & I/O Q Page 9

10 Acesso e refrescamento na DRAM O acesso na DRAM é feita multiplexando os endereços de linha e de coluna O tempo de pré-carga na DRAM no modo de acesso isolado ocupa tipicamente 30% do tempo de ciclo Tempo de Acesso DRAM 0,7 * Tempo de Ciclo DRAM Tempo de Pré-carga DRAM 0,3 * Tempo de Ciclo DRAM O refrescamento na DRAM tem que ser feito periodicamente Tipicamente uma célula tem que ser refrescada com um período de 8ms O refrescamento é efectuado sempre que se acede à célula, o que significa que uma linha de células é refrescada num único acesso à memória Sinais de controlo da DRAM Acesso à DRAM: Activação de RAS_L RAS_L 2 formas de ler: early ou late v. CAS DRAM Read Cycle Time RAS_L CAS_L WE_L OE_L A 256K x 8 9 DRAM 8 D CAS_L A Row Address Col Address Junk Row Address Col Address Junk WE_L OE_L D High Z Junk Data Out High Z Data Out Tempo acesso leitura Early Read: OE_L activado antes do CAS_L Atraso Output Enable Late Read: OE_L activados depois do CAS_L Page 10

11 Sinais de controlo da DRAM Acesso individual Sinais de controlo da DRAM Acesso no modo rápido de página Page 11

12 Sinais de controlo da DRAM Extended Data Output Synchronous DRAM DDR SDRAM: Transmite dados em ambos os flancos de relógio Page 12

13 SDRAM (Micron 128 Mb SDRAM) Protocolo de barramento (133 MHz) Exemplo de situação óptima Para um acesso aleatório: DRAM demora muito mais que 2 ciclos! DRAM controlada por comandos (READ, WRITE, REFRESH,...) (CAS = Column Address Strobe) Dados síncronos latência variável Intercalagem de memória Organização da memória em bancos acedidos de forma intercalada Page 13

14 Exemplo de acessso de 4 bancos em paralelo DRAM síncrona (SDRAM) Acessos síncronos Dados em rajada com cada novo elemento por ciclo de relógio SDRAM, DDR Write Read Page 14

15 Módulos de memória 4 bancos/ci * 1 rank = 4 bancos 16 bancos/ci * 8 CI = 128 bancos DIMM DIMM (Dual-Inline Memory Module) Configuração Banking ocorre ao nível do CI, do módulo e do sistema 1 Rank de dispositivos respondem a um acesso Todos os dispositivos respondem DIMM de apenas 1 lado 4 bancs por dispositivo => DIMM tem 4 bancos 512MB DIMM = 8x64Mx8, 4 Bancos Page 15

16 RAMBUS (RDRAM) RAM baseada em protocolo com barramento estreito (16-bit) Frequência de relógio elevada mas elevada latência (400 Mhz) Operação em pipeline - Múltiplos arrays com transferência de dados em ambos os flancos Sinais de controlo e temporização (RDRAM) Page 16

17 Cache e memória principal A Cache é implementada com SRAM Não é necessário efectuar refrescamento (6 transistors/bit vs. 1 transistor na DRAM) Capacidade: DRAM/SRAM Custo/Tempo de ciclo: SRAM/DRAM A memória principal é implementada com DRAM Necessita de ser refrescada periodicamente ( 1% do tempo) Endereço dividido em 2 segmentos (matriz linha/coluna): Row Access Strobe (RAS) Column Access Strobe (CAS) Conclusões Classificação de memórias de acordo com tecnologia Memórias não voláteis ROM, OTPROM, VVRAM, EPROM, EEPROM, Flash Memórias de leitura/escrita SRAM, DRAM, SDRAM, DDR, RAMBUS Células básicas de memória e organização interna dos circuitos integrados de memória Ciclos de refrescamento e modos de acesso nas memórias dinâmicas Acesso em modo rápido de página e acesso intercalado Page 17